ADC3668和ADC3669 （ADC366x） 是一款 16 位、250MSPS 和 500MSPS 雙通道模數(shù)轉(zhuǎn)換器 （ADC）。這些器件專為高信噪比 （SNR） 而設(shè)計，并提供 ?160dBFS/Hz （500MSPS） 的噪聲頻譜密度。

ADC366x 包括一個可選的四頻數(shù)字下變頻器 （DDC），支持寬帶抽取 2 到窄帶抽取 32768。DDC 使用 48 位 NCO，支持相位相干和相位連續(xù)跳頻。
*附件：adc3669.pdf

ADC366x 配備了靈活的 LVDS 接口。在抽取旁路模式下，該器件使用 16 位寬并行 DDR LVDS 接口。使用抽取時，輸出數(shù)據(jù)使用串行LVDS接口傳輸，隨著抽取的增加，所需的通道數(shù)量減少。對于高抽取比，輸出分辨率可以提高到32位。

高能效ADC架構(gòu)在500MSPS時功耗為300mW/ch，并以較低的采樣率（250MSPS時為250mW/ch）提供功率縮放。

特性

• 16位、雙通道250和500MSPS ADC
• 噪聲頻譜密度：-160.4dBFS/Hz
• 熱噪聲：76.4dBFS
• 單核（非交錯）ADC架構(gòu)
• 光圈抖動：75fs
• 緩沖模擬輸入
  • 可編程 100Ω 和 200Ω 端接
• 輸入滿量程：2VPP
• 全功率輸入帶寬 （-3dB）：1.4GHz
• 頻譜性能（fIN = 70MHz，-1dBFS）：
  • 信噪比：75.6dBFS
  • SFDR HD2,3：80dBc
  • SFDR 最差雜散：94dBFS
• INL：±2 LSB（典型值）
• DNL：±0.5 LSB（典型值）
• 數(shù)字下變頻器 （DDC）
  • 多達四個獨立的 DDC
  • 復雜而真實的抽取
  • 抽取：/2、/4 到 /32768 抽取
  • 48 位 NCO 相位相干跳頻
• DDR/串行LVDS接口
  • 用于 DDC 旁路的 16 位并行 DDR LVDS
  • 用于抽取的串行LVDS
  • 32 位輸出選項，用于高抽取
• 功耗：300mW/通道（500MSPS）

參數(shù)

方框圖

一、核心特性與器件差異

1. 共性核心特性

• 采樣與帶寬能力 ：雙獨立通道同步采樣，全功率輸入帶寬達 1.4GHz（-3dB），支持 100Ω/200Ω 可編程差分輸入端接；輸入滿量程（FS）固定為 2Vpp，共模電壓（VCM）1.4V，支持 AC/DC 耦合輸入。
• 精度與動態(tài)性能 ：16 位分辨率（無失碼），差分非線性（DNL）典型值 ±0.5LSB，積分非線性（INL）典型值 ±2LSB；動態(tài)性能優(yōu)異，ADC3669（500MSPS）噪聲譜密度（NSD）典型值 -160.4dBFS/Hz，信噪比（SNR）典型值 75.6dBFS，總諧波失真（THD）典型值 -80dBc（HD2/HD3），無雜散動態(tài)范圍（SFDR，排除 HD2/HD3）典型值 94dBFS。
• 數(shù)字下變頻（DDC） ：集成 4 個獨立 DDC，支持實信號 / 復信號下變頻，抽取比可配置為 2~32768；配備 48 位數(shù)控振蕩器（NCO），支持相位連續(xù)與無限相位相干跳頻，滿足動態(tài)頻率調(diào)整需求。
• 靈活數(shù)據(jù)接口 ：支持兩種 LVDS 輸出模式，DDC 旁路時為 16 位并行 DDR LVDS（雙沿采樣），使能抽取時自動切換為串行 LVDS（SLVDS），減少輸出通道數(shù)；支持 16 位 / 32 位輸出分辨率（高抽取比時推薦 32 位以避免量化噪聲損失）。
• 低延遲與功耗優(yōu)化 ：支持低延遲模式（繞過數(shù)字誤差校正， latency 僅 9 個時鐘周期），適配控制環(huán)路等低延遲場景；功耗可隨采樣率縮放，ADC3669 500MSPS 時每通道功耗 300mW，ADC3668 250MSPS 時每通道功耗 250mW，全局掉電模式功耗僅 30mW。
• 可靠性與同步能力 ：ESD 防護達人體放電模式（HBM）1500V、帶電器件模式（CDM）750V；支持多芯片同步（SYSREF 信號），內(nèi)置 SYSREF 監(jiān)測電路，可檢測時鐘與同步信號的時序偏差，確保多器件采樣一致性。

2. 器件差異（ADC3668 vs ADC3669）

二、封裝與引腳

1. 封裝規(guī)格

• 均采用 9mm×9mm 64 引腳 VQFN（RTD 封裝），內(nèi)置裸露熱焊盤（需接地以優(yōu)化散熱，熱阻參數(shù)：結(jié)到環(huán)境 RθJA=22.3°C/W，結(jié)到板 RθJB=7.4°C/W），工作溫度范圍 -40°C 至 105°C（環(huán)境溫度）、結(jié)溫最高 115°C，MSL 等級 3（260°C 峰值回流焊，168 小時濕度敏感等級）。

2. 關(guān)鍵引腳功能

三、電氣規(guī)格與工作條件

1. 電源要求

2. 關(guān)鍵電氣參數(shù)（典型值，TA=25°C，AVDD18=1.8V，AVDD12=1.2V）

• 輸入特性 ：輸入阻抗（差分 100MHz 時）100Ω，輸入電容 3.3pF；過壓防護：模擬輸入峰值功率 10dBm（100Ω 端接時）。
• 時鐘特性 ：采樣時鐘占空比 35%65%，差分輸入電壓（V_ID）0.52.4Vpp；孔徑延遲（tAD）200ps，孔徑抖動（tA）75fs（典型值），碼誤差率（CER）低至 1e-10（500MSPS 時誤差＞64 碼）。
• 功耗 ：ADC3668（250MSPS）AVDD18 電流 115mA、AVDD12 電流 65mA；ADC3669（500MSPS）AVDD18 電流 126mA、AVDD12 電流 98mA；掉電模式下總功耗 30mW（典型值）。

四、核心功能與工作模式

1. 模擬前端與采樣

• 輸入端接與耦合 ：模擬輸入內(nèi)置 100Ω/200Ω 差分端接（通過 0x104 寄存器配置），支持 AC 耦合（串聯(lián) 0.1μF 電容）或 DC 耦合；推薦在輸入前端添加 RCR 網(wǎng)絡(luò)（如 10Ω 電阻 + 1pF 電容），優(yōu)化高頻信號（＞500MHz）采集時的 SNR 與 THD。
• 采樣時鐘設(shè)計 ：采樣時鐘需低抖動（建議＜75fs 集成抖動），外部時鐘需 AC 耦合至 CLKP/CLKM，推薦使用 LMK04828 等低噪聲時鐘源；時鐘幅度影響動態(tài)性能，500MSPS 時推薦時鐘幅度 1~2Vpp，可通過寄存器監(jiān)測時鐘相位 / 幅度噪聲。

2. 數(shù)字下變頻（DDC）與 NCO

• DDC 配置 ：支持 2~4 個 DDC 獨立工作，抽取比可統(tǒng)一配置（0x169 寄存器）或獨立配置（0x167/168 寄存器），實信號抽取帶寬約 0.4×FS / 抽取比，復信號抽取帶寬約 0.8×FS / 抽取比；支持 “非對稱抽取”（不同 DDC 抽取比不同），低抽取比 DDC 輸出數(shù)據(jù)會重復以匹配高抽取比 DDC 速率。
• NCO 功能 ：48 位 NCO 支持頻率范圍 -FS/2+FS/2，相位分辨率 16 位；支持兩種跳頻模式：相位連續(xù)模式（頻率漸變，無相位突變）、無限相位相干模式（基于 SYSREF 同步，多次跳頻后相位可恢復初始狀態(tài)）；可通過 0x2000x2DF 寄存器配置 4 組 NCO 頻率，快速切換通道頻率。

3. 數(shù)據(jù)接口與輸出格式

• 并行 DDR LVDS（DDC 旁路） ：16 位數(shù)據(jù)并行輸出，通道 A 數(shù)據(jù)在 DCLK 上升沿傳輸，通道 B 數(shù)據(jù)在 DCLK 下降沿傳輸；支持數(shù)據(jù)替換（DOUT0~DOUT2 可輸出過壓（OVR）、測試圖案或時間戳）。
• 串行 LVDS（SLVDS，抽取模式） ：根據(jù)抽取比自動減少輸出通道數(shù)，幀時鐘（FCLK）由 DOUT0 輸出，標記每幀數(shù)據(jù)起始；支持 16 位 / 32 位輸出分辨率（0x162 寄存器配置），32 位模式推薦用于抽取比≥16（實信號）/32（復信號），避免量化噪聲導致 SNR 損失。
• 測試圖案與數(shù)據(jù)加擾 ：內(nèi)置測試圖案發(fā)生器（0x14A 寄存器使能），支持斜坡、固定值、交替圖案等，用于驗證接口完整性；可選數(shù)據(jù)加擾功能（XOR 偽隨機序列），減少長 0/1 序列導致的 LVDS 時序偏差。

4. 特殊工作模式

• 低延遲模式 ：通過 0x165 寄存器使能，繞過數(shù)字誤差校正與 DDC， latency 降至 9 個時鐘周期，適用于控制環(huán)路等低延遲場景，但會導致 AC 性能輕微下降（如 SNR 降低 2~3dB）。
• 通道平均模式 ：將兩通道輸入信號數(shù)字化后內(nèi)部平均（(ChA+ChB)/2 或 (ChA-ChB)/2），可使非相關(guān)噪聲（如熱噪聲）改善 3dB，相關(guān)噪聲（如時鐘抖動）無改善，需通過 0x163 寄存器配置 DDC 輸入源。
• 全局掉電模式 ：通過 0x101 寄存器或 GPIO 引腳觸發(fā)，掉電后寄存器配置保留，喚醒時間約 3ms（需等待內(nèi)部參考穩(wěn)定）。

五、寄存器配置

1. 寄存器 bank 核心功能

• Bank0（地址 0x25、0x100~0x104 等） ：全局控制，如復位（0x100）、全局掉電（0x101）、輸入端接（0x104）、SYSREF 檢測（0x140）。
• Bank1（地址 0x1620x169、0x2000x2DF 等） ：核心功能配置，如 DDC 模式（0x162/169）、NCO 頻率（0x200 0x2DF）、數(shù)據(jù)接口（0x110/116）、數(shù)字增益（0x15B/15C，支持 -6dB +6dB 調(diào)整）。
• Bank2（地址 0x146、0x14A 等） ：GPIO 配置（0x146）、測試圖案（0x14A）、LVDS 輸出復用（0x117~0x11E）。

2. 關(guān)鍵配置示例

六、應用與設(shè)計建議

1. 典型應用場景

• 寬帶頻譜分析儀 ：利用 1.4GHz 高帶寬與 DDC 下變頻，實現(xiàn)多頻段信號同時采集，配合 FPGA 實時信號處理；輸入前端需添加巴倫（如 Marki BAL-0009SMG）實現(xiàn)單端 - 差分轉(zhuǎn)換，推薦 AC 耦合。
• 軟件定義無線電（SDR） ：通過 NCO 靈活調(diào)整接收頻率，復信號下變頻減少后續(xù)基帶處理帶寬，適配多標準通信（如 5G、WiFi）信號接收。
• 雷達信號采集 ：雙通道同步采樣支持 I/Q 信號采集，低孔徑抖動（75fs）確保相位精度，滿足雷達測距、測速對相位一致性的需求。

2. 設(shè)計建議

• 電源設(shè)計 ：模擬電源（AVDD12/AVDD18）需獨立供電，推薦 “開關(guān)電源 + 低噪聲 LDO” 架構(gòu)（如 LMS3635 開關(guān)電源 + TPS7A8400 LDO），每路電源引腳就近并聯(lián) 0.1μF 陶瓷電容 + 10μF 鉭電容去耦；模擬地與數(shù)字地單點連接（熱焊盤處），避免地彈噪聲。
• PCB 布局 ：模擬輸入（AINxP/AINxM、CLKP/CLKM）采用差分布線，長度匹配誤差＜5mil，遠離數(shù)字信號線；LVDS 輸出采用緊密耦合差分對（阻抗 100Ω），長度匹配誤差＜10mil；熱焊盤通過多個過孔連接至地平面，優(yōu)化散熱。
• 時鐘與同步 ：多芯片同步時，SYSREF 與采樣時鐘需嚴格等長布線（誤差＜10ps），通過 0x140 寄存器監(jiān)測 SYSREF 與時鐘的時序偏差，確保同步精度；時鐘路徑添加帶通濾波器（如 500MHz 中心頻率），減少時鐘噪聲。