介紹

閾值電壓 (Vth)是 MOSFET (金屬氧化物半導(dǎo)體) 的一種基本的電學(xué)參數(shù)。閾值電壓 (Vth) 為施加到柵極的最小電壓，以建立MOSFET漏極和源極端子之間的導(dǎo)電溝道。有幾種方法可以確定閾值電壓：根據(jù)器件的傳輸特性、漏極電流 (ld) 與柵極電壓 (Vg) 曲線。在測(cè)試碳化硅 (SiC) MOSFET時(shí)，正向柵極電壓掃描和反向柵極電壓掃描都表現(xiàn)出滯后效應(yīng)。這種效應(yīng)主要是由于陷阱引起的，并導(dǎo)致閾值電壓的偏移。這種閾值電壓的差異會(huì)影響一些器件參數(shù)，如漏電流和導(dǎo)通電阻。

為了減小或降低閾值電壓的滯后性，JEDEC (Joint Electron Device Engineering Council，聯(lián)合電子器件工程委員會(huì))引入了JEP183A標(biāo)準(zhǔn)為測(cè)量SiC MOSFET的閾值電壓提供了指導(dǎo)。這個(gè)標(biāo)準(zhǔn)描述了如何確定閾值電壓的方法，即：在產(chǎn)生漏極電流和柵極掃描電壓之前用調(diào)節(jié)脈沖。

從Clarius+ V1.14軟件套件發(fā)布開始，基于JEP183A標(biāo)準(zhǔn)的SiC MOSFET閾值電壓測(cè)試已包含在4200A-SCS參數(shù)分析儀中。這些測(cè)試使用兩個(gè)源測(cè)量單元 (SMU)，通過(guò)Clarius軟件執(zhí)行。

圖1. 硅碳化物MOSFET的ld與Vg曲線表現(xiàn)出滯后效應(yīng)

本應(yīng)用說(shuō)明討論了：根據(jù)JEDEC JEP183A標(biāo)準(zhǔn)，使用4200A-SCS參數(shù)分析儀，對(duì)SiC MOSFET進(jìn)行精確的閾值電壓測(cè)量。

JEDEC JEP183A標(biāo)準(zhǔn)

JEDEC JEP183A標(biāo)準(zhǔn)“SiC MOSFET 閾值電壓 (Vt)測(cè)量指南”解決了硅MOSFET上使用的傳統(tǒng)測(cè)試方法所表現(xiàn)出的滯后效應(yīng)。遲滯是由于SiC器件中SiC/SiO2界面中的陷阱數(shù)量增加引起的，這導(dǎo)致正向和反向掃描之間的傳輸曲線發(fā)生偏移。

可以通過(guò)將柵極電壓從0V掃描到最大柵極電壓，然后再掃描回0V來(lái)觀察遲滯。圖1所示的SiC MOSFET漏極電流與柵極電壓曲線證明了這種效應(yīng)。在本例中，觀察到正向曲線和反向曲線之間存在約120mV的差異。這些掃描是使用Clarius交互式軟件生成的。

為了解決滯后效應(yīng)，將調(diào)節(jié)脈沖施加到柵極，以幫助在向下柵極電壓掃描之前釋放陷阱。JEDEC JEP183A標(biāo)準(zhǔn)建議將調(diào)節(jié)脈沖設(shè)置為最大柵極電壓。

JEP183A標(biāo)準(zhǔn)描述了SiC MOSFET閾值電壓測(cè)量的三種不同方法。所有方法最初都在柵極上輸出調(diào)節(jié)脈沖，但隨后施加?xùn)艠O和漏極電壓的方式不同。這三種推薦的測(cè)試方法是：

■掃描柵極電壓和固定漏極電壓法

■掃描柵極和漏極電壓法

■固定柵極和漏極電壓方法

這些方法的詳細(xì)信息在JEP183A標(biāo)準(zhǔn)中進(jìn)一步描述。Clarius庫(kù)包括用于執(zhí)行前兩種方法以提取閾值電壓的測(cè)試。以下段落解釋如何使用這些Clarius庫(kù)測(cè)試。

使用4200A-SCS進(jìn)行SiC MOSFET閾值電壓測(cè)量

設(shè)置和執(zhí)行閾值電壓測(cè)試涉及到器件的硬件連接并使用Clarius軟件配置和執(zhí)行測(cè)試。

硬件連接

兩個(gè)SMU和接地單元 (GNDU) 用于執(zhí)行閾值電壓測(cè)試，如圖2中的基本電路圖所示。兩個(gè)SMU都處于施加電壓和測(cè)量電流模式。一個(gè)SMU (SMU1) 的Force HI端子連接到MOSFET的柵極端子，并施加?xùn)艠O電壓 (Vg)，包括調(diào)節(jié)脈沖和向下電壓掃描。第二個(gè)SMU (SMU2) 施加固定或掃描漏極電壓 (Vd) 并測(cè)量漏極電流 (Id) 。Force LO (GNDU) 連接到MOSFET的源端。

電路示意圖圖中未顯示連接到MOSFET的SMU和GNDU Sense HI和LO端子。同時(shí)使用施加（Force）和感測(cè)（Sense）端子可以與DUT進(jìn)行四線（或開爾文）連接，以消除引線電阻影響測(cè)量精度。

圖2. 功率MOSFET的柵極和漏極上SMU的連接示意圖

使用 Clarius軟件進(jìn)行SiC MOSFET閾值電壓測(cè)量

用于進(jìn)行SiC閾值電壓測(cè)量的測(cè)試在測(cè)試庫(kù)和項(xiàng)目庫(kù)中都有，可以通過(guò)搜索短語(yǔ)“SiC MOSFET”在Clarius界面的“選擇”視圖中找到。在測(cè)試庫(kù)中找到測(cè)試后，可以選擇它們，然后將其添加到項(xiàng)目樹中。測(cè)試庫(kù)包括兩種方法的測(cè)試 (sic-mosfet vth-vgsweep-vd?xed-smu和sic-mosfet-vth-vgvdsweep-smu)。如圖3的項(xiàng)目樹所示，這兩個(gè)測(cè)試也包含在項(xiàng)目庫(kù)中的項(xiàng)目sic-mosfet-threshold-voltage中。這些測(cè)試將在以下段落中進(jìn)一步描述。

圖3. SiC MOSFET閾值電壓項(xiàng)目樹

掃描柵極電壓和固定漏極電壓法

第一個(gè)測(cè)試是sic-mosfet-vth-vgsweep-vd?xed-smu，它使用掃描柵極電壓和偏置漏極電壓方法，該方法使用SMU1向柵極 (Vg) 施加調(diào)節(jié)脈沖，然后向下掃描柵極電壓 (SMU1)，同時(shí)固定漏極A電壓 (SMU2)。漏極電流由SMU2測(cè)量，并繪制為柵極電壓的函數(shù)。該測(cè)試的柵極電壓 (Vg)、漏極電壓 (Vd) 和漏極電流 (Id) 時(shí)序圖如圖4所示。

時(shí)序圖中還顯示了Vg圖上的閾值電壓 (Vth) 和Id圖上的目標(biāo)漏極電流（Id目標(biāo)）。根據(jù)用戶定義的目標(biāo)漏極電流 (Id Target)，使用線性插值計(jì)算閾值電壓 (Vth)。

圖4.sic-mosfet-vth-vgsweep-vd?xed-smu測(cè)試項(xiàng)的柵極電壓，漏極電壓和漏極電流的時(shí)間曲線

測(cè)試的輸入?yún)?shù)在Clarius的“配置”視圖中設(shè)置，如圖5所示。該測(cè)試具有配置調(diào)理脈沖、目標(biāo)漏極電流、漏極電流測(cè)量范圍、柵極電壓掃描和漏極電壓偏置的設(shè)置。此測(cè)試的所有輸入和輸出參數(shù)都列在附錄A的表格中。

圖5.sic-mosfet-vth-vgsweep-vd?xed-smu測(cè)試項(xiàng)的配置視圖

JEDEC JEP183A標(biāo)準(zhǔn)建議將調(diào)節(jié)脈沖的幅度設(shè)置為最大柵極電壓。電壓掃描的步長(zhǎng)應(yīng)保持較?。?.1 V），以進(jìn)行準(zhǔn)確的閾值電壓計(jì)算。

該測(cè)試方法中的時(shí)間參數(shù)要求調(diào)節(jié)脈沖設(shè)置在1到100ms之間，并且用戶可調(diào)。浮動(dòng)時(shí)間是調(diào)節(jié)脈沖結(jié)束和反向掃描開始之間的時(shí)間，不可調(diào)節(jié)。

執(zhí)行測(cè)試時(shí)，漏極電流在分析視圖圖中繪制為柵極電壓的函數(shù)，如圖6所示。導(dǎo)出的閾值電壓在圖表上表示為紅叉。

圖6.sic-mosfet-vth-vgsweep-vd?xed-smu測(cè)試項(xiàng)的Id-Vg曲線中顯示Vth

圖7顯示了泰克MSO5B系列示波器從兩個(gè)SMU輸出的柵極電壓（黃色）和漏極電壓（藍(lán)色）的屏幕截圖。

圖7.sic-mosfet-vth-vgsweep-vd?xed-smu測(cè)試的示波器捕獲圖

所有測(cè)量值以及導(dǎo)出的閾值電壓都顯示在分析視圖的圖表中。工作表的第一個(gè)單元格還顯示執(zhí)行后的錯(cuò)誤代碼。這兩項(xiàng)測(cè)試的所有錯(cuò)誤代碼都可以在附錄C中找到。

此測(cè)試是使用wbg_ulib用戶庫(kù)中的SMU_vgsweepvd?xed用戶模塊創(chuàng)建的。

掃描漏極和柵極電壓法

第二個(gè)測(cè)試是sic-mosfet-vth-vgvdsweep-smu，使用SMU1向柵極 (Vg) 施加調(diào)理脈沖，然后兩個(gè)SMU向漏極(SMU2) 和柵極 (SMU1) 端輸出相同幅度 (Vg=Vd) 的向下電壓掃描。該測(cè)試的柵極電壓 (Vg)、漏極電壓 (Vd) 和漏極電流 (Id) 時(shí)序圖如圖8所示。與之前的測(cè)試一樣，閾值電壓 (Vth) 是使用目標(biāo)漏極電流的線性插值計(jì)算的。

圖8.sic-mosfet-vth-vgvdsweep-smu測(cè)試的柵極電壓 (Vg)、漏極電壓 (Vd) 和漏極電流 (Id) 時(shí)序圖

該測(cè)試的輸入?yún)?shù)在“配置”視圖中設(shè)置，如圖9所示，與第一次測(cè)試中的輸入?yún)?shù)類似，但沒(méi)有漏極電壓偏置設(shè)置。輸入和輸出參數(shù)及其描述列在附錄B中。

圖9.sic-mosfet-vth-vgvdsweep-smu測(cè)試的配置界面

執(zhí)行此測(cè)試的結(jié)果如圖10所示。與第一個(gè)測(cè)試一樣，外推的閾值電壓在傳輸曲線上顯示為紅叉。

圖10.sic-mosfet-vth-vgvdsweep-smu測(cè)試的Id-Vg圖中顯示Vth

示波器柵極和漏極電壓的波形捕獲如圖11所示。請(qǐng)注意柵極和漏極電壓掃描重疊，因?yàn)閮蓚€(gè)掃描同時(shí)輸出。

圖11.sic-mosfet-vth-vgvdsweep-smu測(cè)試的示波器捕獲圖

此測(cè)試是使用wbg_ulib用戶庫(kù)中SMU_vgvdsweep用戶模塊創(chuàng)建的。

結(jié)論

4200A-SCS參數(shù)分析儀與Clarius+軟件套件和兩個(gè)SMU配合使用，使用基于JEDEC JEP183A標(biāo)準(zhǔn)的測(cè)試方法，可以對(duì)SiC MOSFET進(jìn)行精確的閾值電壓測(cè)量。這些方法通過(guò)施加調(diào)節(jié)脈沖來(lái)釋放陷阱來(lái)減輕滯后效應(yīng)。憑借其內(nèi)置的測(cè)試和項(xiàng)目庫(kù)，Clarius軟件使4200A-SCS成為SiC器件表征的強(qiáng)大工具。Clarius V1.14版本中添加了另一項(xiàng)SiC MOSFET測(cè)試，可在SiC器件上進(jìn)行準(zhǔn)靜態(tài)C-V測(cè)量。