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原理圖設計是產(chǎn)品設計的理論基礎，設計一份規(guī)范的原理圖對設計PCB、跟機、做客戶資料具有指導性意義，是做好一款產(chǎn)品的基礎。原理圖設計基本要求: 規(guī)范、清晰、準確、易讀。
因此制定《原理圖設計規(guī)范》的目的和出發(fā)點是為了培養(yǎng)硬件開發(fā)人員嚴謹、務實的工作作風和嚴肅、認真的工作態(tài)度，增強硬件開發(fā)人員的責任感和使命感，提高工作效率和開發(fā)成功率，保證產(chǎn)品質(zhì)量。原理圖設計基本原則：1、確定需求：詳細理解設計需求，從需求中整理出電路功能模塊和性能指標要求等。

2、確定核心CPU：根據(jù)功能和性能需求制定總體設計方案，對CPU進行選型，CPU選型有以下幾點要求：

性價比高；
容易開發(fā)：硬件調(diào)試工具種類多，參考設計多，軟件資源豐富，成功案例多；
可擴展性好。

3、參考成功案例：

針對已經(jīng)選定的CPU芯片，選擇一個與我們需求比較接近的成功參考設計，一般CPU生產(chǎn)商或他們的合作方都會對每款CPU芯片做若干開發(fā)板進行驗證，廠家公開給用戶的參考設計圖雖說不是產(chǎn)品級的東西，也應該是經(jīng)過嚴格驗證的，否則也會影響到他們的芯片推廣應用，縱然參考他們設計的外圍電路有可推敲的地方，CPU本身的管腳連接使用方法也絕對是值得我們信賴的，當然如果萬一出現(xiàn)多個參考設計某些管腳連接方式不同，可以細讀CPU芯片手冊和勘誤表，或者找廠商確認。另外在設計之前，最好我們能外借或者購買一塊選定的參考板進行軟件驗證，如果沒問題那么硬件參考設計也是可以信賴的，但要注意一點，現(xiàn)在很多CPU都有若干種啟動模式，我們要選一種最適合的啟動模式，或者做成兼容設計。官網(wǎng)資料：https://www.nordicsemi.com/Products/nRF51822

4、對外圍器件選型：根據(jù)需求對外設功能模塊進行元器件選型，元器件選型應該遵守以下原則：

普遍性原則：所選的元器件要被廣泛使用驗證過的盡量少使用冷偏芯片，減少風險；
高性價比原則：在功能、性能、使用率都相近的情況下，盡量選擇價格比較好的元器件，減少成本；
采購方便原則：盡量選擇容易買到，供貨周期短的元器件；
持續(xù)發(fā)展原則：盡量選擇在可預見的時間內(nèi)不會停產(chǎn)的元器件；
可替代原則：盡量選擇pin to pin兼容種類比較多的元器件；
向上兼容原則：盡量選擇以前老產(chǎn)品用過的元器件；
資源節(jié)約原則：盡量用上元器件的全部功能和管腳。

5、設計外圍電路對選定的CPU參考設計原理圖外圍電路進行修改，修改時對于每個功能模塊都要找至少3個相同外圍芯片的成功參考設計，如果找到的參考設計連接方法都是完全一樣的，那么基本可以放心參照設計，但即使只有一個參考設計與其他的不一樣，也不能簡單地少數(shù)服從多數(shù)，而是要細讀芯片數(shù)據(jù)手冊，深入理解那些管腳含義，多方討論，聯(lián)系芯片廠技術(shù)支持，最終確定科學、正確的連接方式，如果仍有疑義，可以做兼容設計。這是整個原理圖設計過程中最關(guān)鍵的部分，我們必須做到以下幾點：

對于每個功能模塊要盡量找到更多的成功參考設計，越難的應該越多，成功參考設計是“前人”的經(jīng)驗和財富，我們理當借鑒吸收，站在“前人”的肩膀上，也就提高了自己的起點；
要多向權(quán)威請教、學習，但不能迷信權(quán)威，因為人人都有認知誤差，很難保證對哪怕是最了解的事物總能做出最科學的理解和判斷，開發(fā)人員一定要在廣泛調(diào)查、學習和討論的基礎上做出最科學正確的決定；
如果是參考已有的老產(chǎn)品設計，設計中要留意老產(chǎn)品有哪些遺留問題，這些遺留問題與硬件哪些功能模塊相關(guān)，在設計這些相關(guān)模塊時要更加注意推敲，不能機械照抄原來設計。

6、原理圖設計時遵循的基本原則硬件原理圖設計還應該遵守一些基本原則，這些基本原則要貫徹到整個設計過程，雖然成功的參考設計中也體現(xiàn)了這些原則，但因為我們可能是“拼”出來的原理圖，所以我們還是要隨時根據(jù)這些原則來設計審查我們的原理圖，這些原則包括：

數(shù)字電源和模擬電源分割；
數(shù)字地和模擬地分割，單點接地，數(shù)字地可以直接接機殼地（大地），機殼必須接大地；
各功能塊布局要合理, 整份原理圖需布局均衡. 避免有些地方很擠,而有些地方又很松, 同PCB 設計同等道理；
可調(diào)元件(如電位器), 切換開關(guān)等對應的功能需標識清楚；
重要的控制或信號線需標明流向及用文字標明功能；
元件參數(shù)/數(shù)值務求準確標識. 特別留意功率電阻一定需標明功率值, 高耐壓的濾波電容需標明耐壓值；
保證系統(tǒng)各模塊資源不能沖突，例如：同一I2C總線上的設備地址不能相同，等等；
閱讀系統(tǒng)中所有芯片的手冊（一般是設計參考手冊），看它們的未用輸入管腳是否需要做外部處理，如果需要一定要做相應處理，否則可能引起芯片內(nèi)部振蕩，導致芯片不能正常工作；
在不增加硬件設計難度的情況下盡量保證軟件開發(fā)方便，或者以小的硬件設計難度來換取更多方便、可靠、高效的軟件設計，這點需要硬件設計人員懂得底層軟件開發(fā)調(diào)試，要求較高；
功耗問題；
產(chǎn)品散熱問題，可以在功耗和發(fā)熱較大的芯片增加散熱片或風扇，產(chǎn)品機箱也要考慮這個問題，不能把機箱做成保溫盒，電路板對“溫室”是感冒的；還要考慮產(chǎn)品的安放位置，最好是放在空間比較大，空氣流動暢通的位置，有利于熱量散發(fā)出去。

7、原理圖審核硬件原理圖設計完成之后，設計人員應該按照以上步驟和要求首先進行自審，自審后要達到有95%以上把握和信心，然后再提交他人審核，其他審核人員同樣按照以上要求對原理圖進行嚴格審查，如發(fā)現(xiàn)問題要及時進行討論分析，分析解決過程同樣遵循以上原則、步驟。8、原理圖設計基本要求只要開發(fā)和審核人員都能夠嚴格按以上要求進行電路設計和審查，我們就有理由相信，所有硬件開發(fā)人員設計出的電路板一版成功率都會很高的，所以提出以下幾點：

設計人員自身應該保證原理圖的正確性和可靠性，要做到設計即是審核，嚴格自審，不要把希望寄托在審核人員身上，設計出現(xiàn)的任何問題應由設計人員自己承擔，其他審核人員不負連帶責任；
其他審核人員雖然不承擔連帶責任，也應該按照以上要求進行嚴格審查，一旦設計出現(xiàn)問題，同樣反映了審核人員的水平、作風和態(tài)度；
普通原理圖設計，包括老產(chǎn)品升級修改，原則上要求原理圖一版成功，最多兩版封板，超過兩版將進行績效處罰；
對于功能復雜，疑點較多的全新設計，原則上要求原理圖兩版內(nèi)成功，最多三版封板，超過三版要進行績效處罰；
原理圖封板標準為：電路板沒有任何原理性飛線和其他處理點；
每張原理圖都需有公司的標準圖框,并標明對應圖紙的功能,文件名,制圖人名/確認人名, 日期, 版本號；
對于重點設計的相關(guān)模擬電路產(chǎn)品，沒有主用芯片、外圍芯片以及芯片與芯片之間的連接方面的問題。所以，元器件的選項尤為重要，對于硬件設計的一些基本原則一定要注意。

9、原理圖設計規(guī)范Checklist

No.	類別	描述
1	檢視規(guī)則	原理圖需要進行檢視，提交集體檢視是需要完成自檢，確保沒有低級問題。
2	檢視規(guī)則	原理圖要和公司團隊和可以邀請的專家一起進行檢視。
3	檢視規(guī)則	第一次原理圖發(fā)出進行集體檢視后所有的修改點都需要進行記錄。
4	檢視規(guī)則	正式版本的原理圖在投板前需要經(jīng)過經(jīng)理的審判。
5	差分網(wǎng)絡	原理圖中差分線的網(wǎng)絡，芯片管腳處的P和N與網(wǎng)絡命令的P和N應該一一對應。
6	單網(wǎng)絡	原理圖中所有單網(wǎng)絡需要做一一確認。
7	空網(wǎng)絡	原理圖中所有空網(wǎng)絡需要做一一確認。
8	網(wǎng)格	1、原理圖繪制中要確認網(wǎng)格設置是否一致。 2、原理圖中沒有網(wǎng)格最小值設置不一致造成網(wǎng)絡未連接的情況。
9	網(wǎng)絡屬性	確認網(wǎng)絡是全局屬性還是本地屬性
10	封裝庫	1、原理圖中器件的封裝與手冊一致。 2、原理圖器件是否是標準庫的symbol。
11	繪制要求	原理圖中器件的封裝與手冊一致。
12	指示燈	設計默認由電源點亮的指示燈和由MCU點滅的指示燈，便于故障時直觀判斷電源問題還是MCU問題
13	網(wǎng)口連接器	確認網(wǎng)口連接器的開口方向、是否帶指示燈以及是否帶PoE
14	網(wǎng)口變壓器	確認變壓器選型是否滿足需求，比如帶PoE
15	按鍵	確認按鍵型號是直按鍵還是側(cè)按鍵
16	電阻上下拉	同一網(wǎng)絡避免重復上拉或者下拉
17	OD門	芯片的OD門或者OC門的輸出管腳需要上拉
18	匹配	高速信號的始端和末端需要預留串阻
19	三極管	三極管電路需要考慮通流能力
20	可測試性	在單板的關(guān)鍵電路和芯片附近增加地孔，便于測試
21	連接器防呆	連接器選型時需要選擇有防呆設計的型號
22	仿真	低速時鐘信號，一驅(qū)動總線接口下掛器件的驅(qū)動能力、匹配方式、接口時序必須經(jīng)過仿真確認，例如MDC/MDIO、IIC、PCI、Local bus
23	仿真	電路中使用電感、電容使用合適Q值，可以通過仿真。
24	時序	確認上電時序是否滿足芯片手冊和推薦電路要求。
25	時序	確認下電時序是否滿足芯片手冊和推薦電路要求。
26	時序	確認復位時序是否滿足芯片手冊和推薦電路要求。
27	復位開關(guān)	單板按鍵開關(guān)設計，要防止長按按鍵，單板掛死問題，建議按鍵開關(guān)設計只產(chǎn)生一段短脈寬低電平。
28	復位設計	復位信號設計（1）依據(jù)芯片要求進行上下拉（2）確認芯片復位的默認狀態(tài) （3）Peset信號并聯(lián)幾十PF的電容濾波，優(yōu)化信號質(zhì)量。（4）復位信號保證型號完整性。
29	復位	所有接口和光模塊默認處于復位狀態(tài)。
30	電平匹配	不同電平標準互連，關(guān)注電壓、輸入輸出門限、匹配方式。
31	功耗	詳細審查各個芯片的功耗設計，計算出單板各個電壓的最大功耗，選擇有一定余量的電源。
32	緩啟	熱插拔電路要進行緩啟動設計
33	磁珠	小電壓大電流（安培級）值電源輸出端口的磁珠，需要考慮磁珠壓降
34	連接器	板間電源連接器通流能力及壓降留有預量
35	標識	扣板與母板插座網(wǎng)絡標識是否一致，前后插卡連機器管腳信號要一一對應。
36	電平匹配	一驅(qū)多信號要根據(jù)仿真結(jié)果進行阻抗匹配，確定是否加始端或末端匹配電阻
37	匹配電平	原理圖設計要關(guān)注廠家器件資料的說明，輸入輸出都會有明確的匹配要求。
38	二級管	使用在控制、檢測、電源合入等電路中的二極管，必須考慮二極管反向漏電流是否滿足設計要求。
39	MOS	CMOS器件未使用的輸入/輸出管腳需按照器件手冊要求處理，手冊未要求的必須與廠家確認處理方式。
40	溫感	關(guān)鍵器件尤其的溫度要進行監(jiān)控
41	244/245	有上、下拉需要的信號在經(jīng)過沒有輸出保持功能的總線驅(qū)動器后，需要在總線驅(qū)動器的輸入、輸出端加上下拉。
42	244/245	244/245如果不帶保持功能，則必須將不用的輸入管腳上下拉。
43	時鐘	晶振管腳直接輸出的信號禁止直接1驅(qū)多，多個負載會影響信號質(zhì)量，建議采用1對1的方式。
44	時鐘	晶體的xt-out和時鐘驅(qū)動器相連需要0402串阻，阻值選擇不能影響單板起震。
45	時鐘	鎖相環(huán)電路及參數(shù)的選取必須經(jīng)過專項計算。
46	時鐘	時鐘環(huán)路濾波陶瓷電容優(yōu)選NPO介質(zhì)電容。
47	時鐘	確認信號擺幅，jitter等是否超出器件要求。
48	時鐘	確認時鐘器件在中心頻率、工作電壓、輸出電平、占空比、相位等各項指標上能完全滿足要求。
49	DDR	DDR等存儲器接口都要有時鐘頻率降額設計。
50	DDR	對于可靠性要求較高的單板建議在RAM開發(fā)中滿足ECC設計規(guī)則要求。
51	DDR	DDR的VTT電源濾波要做到Vtt電阻和綠寶電容的搭配。
52	PHY	MDC/MDIO采用一驅(qū)多的匹配方式，主器件經(jīng)過串阻-》上拉電阻-》串阻到從器件，串阻要放置在兩端。
53	PHY	1對多的控制，PHY需要預留地址信號，用于控制。
54	PHY	CAM等芯片功耗根據(jù)訪問條件和溫度，功耗變化較大，設計時要要仔細查詢器件手冊，明確功耗和廠家芯片的關(guān)系。
55	PHY	設備有光模塊接口是，光模塊內(nèi)部串接10nf電容，鏈路不需要進行重復設計。
56	散熱器	選擇散熱器時，要考慮到散熱器的重量和與設備的結(jié)合方式。
57	I2C	設備通過I2C進行互聯(lián)時，可以使用芯片內(nèi)I2C模塊，也可以通過I2C模塊。
58	電容	單板中射頻相關(guān)部分設計的時候，需要旁路，濾波電容，針對不同的干擾頻率要選擇不同容值的濾波電容。
59	電容	電容并聯(lián)設計時，要計算或通過仿真分析諧振點，避免可能會出現(xiàn)的諧振問題。
60	電容	濾波電容的設計要關(guān)注對控制管腳的影響。
61	電容	沒有使用的管腳如何使用需要參考芯片手冊和demo板的設計去關(guān)注這些管腳的設計是否合理。
62	特征阻抗	對PCB布線的特征阻抗有特殊要求時，需要在原理圖或者給互連工程師的需求文檔中進行特殊說明。
63	復位設計	關(guān)鍵功能器件應該預留獨立的復位設計。
64	復位設計	很多Flash都有rst的管腳，為滿足啟動階段的軟件功能實現(xiàn)要求，在
65	射頻濾波	視頻放大器的電源設計時要添加合適的濾波電容，防止電源噪聲對射頻信號質(zhì)量造成本良影響。
66	射頻濾波	電源、功率電路設計是應用電需要考慮電阻的功率特性的選擇。
67	可測試性	部分功能模塊要保持可以長工狀態(tài)，利于進行硬件測試。
68	射頻電路	直流偏置電路是否需要使能控制，控制電壓精度是否滿足放大器的要求。
69	射頻電路	保證前級可能輸出的最大RF峰值功率小于后級級聯(lián)器件的最大極限輸入功率3dB左右，需要關(guān)注信號峰值和過沖對器件過功率的影響。
70	射頻電路	射頻器件功率放大器的中心散熱焊盤在原理圖上必須接地。
71	射頻電路	具備on/off的射頻器件功能，在off狀態(tài)下隔離度有問題，隔離度影響收發(fā)的干擾情況，干擾信號需要保持在合理電平內(nèi)，否則影響套片正常工作。
72	射頻電路	PA的RF發(fā)送端鏈路PA外圍電路正價負反饋設計防止燒PA。
73	射頻電路	射頻接收電路，需要在接收機和套片之間預留PI型位置，調(diào)試接收靈敏度。
74	電源	確保所有的電源轉(zhuǎn)換模塊OCP/OVP點(過流保護點和過壓保護點)設定正確
75	電源	電源的帶負載能力是否足夠，相數(shù)是否足夠，能提供足夠大的電流、功率給CPU,Chipset等（1相按最大20A計算，保守15A）
76	電源	PWM單相頻率范圍是200K-600K；集成MOS的可以達到1MHz
77	電源	輸入電容的Ripple current(參考2700mA)；電容Ripple Current小會導致電容發(fā)熱，影響壽命
78	電源	輸出電容的ESR是否足夠小
79	電源	電容的耐壓是否滿足，同時滿足降額
80	電源	H-MOS導通時間短；L-MOS導通時間長
81	電源	H-Side MOSFET要選擇導通速度快的
82	電源	L-Side MOSFET要選擇Rds(on)低的
83	電源	線性電源的損耗P=Δvi，一般，1顆LDO可承受的功率損耗PmaxJunction=器件Temp，保證器件temp與環(huán)境Temp之和小于MOS的最大工作溫度的80%。
84	電源	單板上同一電源和地名稱要統(tǒng)一
85	電源	單相PWM driver 的BOOT Pin與phase端接0.1uF電容.核對BOOT電容，是否耐壓值為50V。H-MOS導通之后，BOOT Pin電壓達24V，Phase端12V。
86	電源	H-side Gate上預留0ohm電阻，防止High side MOS因Vgs過大被擊穿
87	電源	Feedback電路設置是否準確；在電路上注釋反饋電壓計算公式。
88	電源	GND和AGND電路要分開,但最后要通過一點進行連接。如果是chipset的 AGND電流很大，可直接與GND相連，不需要連接0OHM,否則通流不夠。
89	電源	PWROK的上拉要用對應的電源去上拉。
90	電源	有些模塊線路copy過來后，需要注意AGND屬性要更改，最好能賦予net名字,比如經(jīng)常會遇到兩個P1V1的AGND起的名字一樣。
91	電源	確認電感封裝，核對飽和電流是否滿足電路需求。電感封裝越大，過電流能力越強，電感的飽和電流應該大于電路的OCP電流。
92	電源	確認補償線路，保證足夠的穿越頻率，以及相位裕度。
93	電源	核對LDO的最大壓差是否滿足器件的要求（輸入的電壓范圍和輸出的電壓范圍）
94	FPGA	確認輸入輸出的邏輯電平是否正確；電平類型:GTL,OD,LVCMOS33、LVCOM25、LVDS等。確認芯片和CPLD/FPGA之間的邏輯電平是否匹配，避免兩邊電平不一致。
95	FPGA	CPLD的GPIO信號作為輸出管腳控制時序時，需要將此Pin通過4.7K至10K電阻做下拉處理
96	FPGA	CPLD的JTAG接口需要連至Header上，注意Header的Pin腳定義符合燒錄器要求，JTAG信號預留ESD 保護電路。
97	FPGA	空余的沒有使用的GPIO Pin接到LED上，一般3-4個LED即可。
98	FPGA	對于同一功能的GPIO盡量只選用同一個Pin（Reset信號除外）
99	FPGA	不同bank的電平跟這個bank的VCCIO電平有關(guān)
100	FPGA	FPGA外接ROM時，需在原理圖里面標注1,2,3順序（順序不對會出現(xiàn)燒錄不了的問題）。確保信號連接之間接口電平是否正確，是否需要采用levelshift設計
101	FPGA	CPLD core電和IO電時序，一般要求core電要早于IO電，否則，輸出信號需要加下拉電阻。（一般情況下core電都早于IO電壓，Core起來之后IO狀態(tài)就可以固定了。具體要求參考廠家器件資料）
102	FPGA	FPGA的MGT Bank如果不用時，RX信號需要接地處理。
103	FPGA	MGT Bank指可配置為高速接口的bank，例如xilinx的GTP，GTX接口bank，不用時要對RX信號處理
104	FPGA	在原理設計期間必須向CPLD編程人員提供規(guī)范的CPLD需求文件
105	FPGA	在CPLD需求文件必須指定每個管腳的輸入和輸出狀態(tài)。
106	FPGA	對于CPLD盡可能的少用時序邏輯，多使用組合邏輯，盡可能用簡單邏輯代替復雜邏輯
107	FPGA	設計人員提供的邏輯需求要避免競爭和冒險，即用CPLD輸出的信號做其他邏輯的輸入判定
108	FPGA	有支持I2C的設計需求，要事先規(guī)劃好系統(tǒng)I2C拓撲，在芯片選型時要考慮預留邏輯空間。（BMC如果I2C資源夠用，CPLD單獨占用一組I2C總線）
109	連接器	高速連接器的帶寬要按照1.5-2倍選擇
110	連接器	確認connector在PCB上的Pin定義方式
111	連接器	兩塊對插板connector的對應Pin腳信號定義是否一致，對于多塊單板互連，需要確認對應連接器的物理位置是否正確。
112	連接器	根據(jù)板厚來確定是否可以選用焊接件和壓接器件
113	連接器	一般連接器應注意母端有長短針，因此需母端定義電源和GND
114	連接器	高速信號連接器，高速信號周圍的GND Pin一定接地
115	連接器	高速信號連接器，定義信號時，注意TX，RX在連接器上的分布，避免TX/RX混在一起（避免cross talk）
116	連接器	作為一個由兩個連接器拼成的接口，需選擇同一廠商，同一類型連接器
117	連接器	SMD連接器選擇時，其上面要有一個平面，便于工程的高速機吸嘴吸取不易脫落。Packing優(yōu)先選擇盤裝，不用管狀的。
118	連接器	盡量能夠統(tǒng)一為焊接器件或壓接器件
119	連接器	注意管腳長度的選擇
120	連接器	在進入layout布局之前務必提供各連接器位置順序圖
121	連接器	連接器選型時盡可能選擇通用的物料（兩家以上Source的），保證一定的可替代性
122	連接器	連接器選型時需要考慮PCB的厚徑比（不能超過10:1）
123	連接器	網(wǎng)口連接器選擇時要關(guān)注連接器顏色，顏色不同會影響產(chǎn)品的外觀感知。
124	連接器	對于不同速率、種類的接口，如10GE、GE口、FE口、控制口、調(diào)試口的鞥可以通過面膜不同顏色進行區(qū)分。
125	連接器	連接器選擇時需要關(guān)注是否有定位管腳，沒有定位管腳生產(chǎn)加工時可能會出現(xiàn)偏位。
126	連接器	連接器選擇時需要關(guān)注引腳長度和PCB板厚的關(guān)系，引腳過長在單板生產(chǎn)加工完成時需要減腳處理，引腳過短（如定位管腳）在單板加工時會出現(xiàn)上翹等現(xiàn)象。
127	時鐘	clock signal（除differential Signal外），要預留可調(diào)節(jié)EMI的電容位置，一般為10pF.
128	時鐘	PCI-E2.0 slot的clock signal 建議與控制芯片同源。
129	時鐘	當Clockgen或Clock Buffer使用SYS供電時，應注意網(wǎng)卡、CPLD等芯片的時鐘信號是否需要單獨的時鐘源
130	時鐘	所有Clockgen和Clock Buffer的SMbus接口上拉的電壓應與IC的供電一致
131	時鐘	當晶振或clock buffer輸出的電平和IC需要的電平不一致時需要加AC耦合和阻抗匹配電路，同時要注意SWING和CROSSPOINT設置是否正確。
132	時鐘	注意Ossilater的clock信號輸出電平，如果是LVPECL，外部需要加對地150ohm電阻。對于發(fā)射級耦合邏輯電路，需要在外圍提供地回流路徑。
133	時鐘	CPU的晶振應盡量排布在晶振輸入引腳附近。無源晶振要加幾十皮法的電容；有源晶振可直接將信號引至CPU的晶振輸入腳。

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