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為了方便仿真這樣寫個(gè)ROM

FPGA中有專門的ROM IP Core，如果按照規(guī)范用Verilog編寫的ROM文件可以被工具綜合成RAM資源，而ASIC在需要后端去做專門Memory，前端仿真可以自己編寫RAM/ROM/FIFO/RegFile IP。為了方便仿真這樣寫個(gè)ROM，方便初始化。

module single_port_rom(/*autoarg*/
   // Outputs
   q,
   // Inputs
   addr, clk
   );


parameter DATA_WIDTH = 8;
parameter ADDR_WIDTH = 8;


input   [ADDR_WIDTH-1:0] addr;
input   clk;
output reg [DATA_WIDTH-1:0] q;


reg [DATA_WIDTH-1:0] rom[2**ADDR_WIDTH-1:0];


initial begins
    $readmemh("/home/IC/Digital_Front_End_Verilog/ip_lib/rtl/DDS/triangular.txt", rom);
  //$readmemb("sin.txt", rom);
end


always @ (posedge clk)begin
   q <= rom[addr];
end


endmodule

系統(tǒng)函數(shù)$readmemh和$readmemb分別用來讀取十六進(jìn)制文件和二進(jìn)制文件。貌似沒有讀十進(jìn)制的。txt中的數(shù)據(jù)每行一個(gè)不需要逗號和最后一個(gè)數(shù)據(jù)后面的分號，數(shù)據(jù)格式對應(yīng)。更多使用可以查詢IEEE的Verilog語法手冊。例化方式和rom IP一樣可參數(shù)化配置任意大小

single_port_rom 
#(
        .DATA_WIDTH(DATA_WIDTH),
        .ADDR_WIDTH(ADDR_WIDTH)
)
u_sin(/*autoinst*/
      // Outputs
      .q                                (dout[DATA_WIDTH-1:0]),
      // Inputs
      .addr                             (addra[ADDR_WIDTH-1:0]),
      .clk                              (clk));

整了三個(gè)波形，仿真能跑起來。

? ? ? ? ?將設(shè)計(jì)電路參數(shù)化可重復(fù)使用，構(gòu)建自己的代碼庫，搭建起你的數(shù)字積木。

審核編輯：李倩

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