Verilog HDL簡稱Verilog，它是使用最廣泛的硬件描述語言。

誕生時間：1983年。

可以分為5個層次：（自頂向下）

第一層,系統(tǒng)級（system）：用高級語言設(shè)計模塊的外部性能的模型

第二層,算法級（Algorithmic）：用高級語言實現(xiàn)設(shè)計算法的模型

第三層，寄存器傳輸級（RTL）：描述數(shù)據(jù)在寄存器之間的流動以及如何處理這些數(shù)據(jù)的模型。這是其他高級語言不具備的能力

第四層，門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型

第五層，開關(guān)級（switch-level）：描述器件中三極管和存儲節(jié)點以及它們之間連接的模型

注：前三層屬于行為級，第四層屬于邏輯級，第五層屬于開關(guān)級

Verilog的特點：

1. 它與C語言相似，語法靈活

2. 能夠抽象出電路行為和結(jié)構(gòu)

3. 支持邏輯設(shè)計中層次與范圍的描述

4. 具有電路仿真和驗證機制