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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。
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本文主要分析了QuartusⅡ的特點(diǎn)和虛擬仿真軟件的優(yōu)越性,以交通燈控制系統(tǒng)為例,介紹了在虛擬仿真軟件Multisim平臺(tái)上使用VHDL硬件描述語(yǔ)言進(jìn)行...
在QuartusII開(kāi)發(fā)平臺(tái)上實(shí)現(xiàn)基于FPGA的音樂(lè)演奏電路的設(shè)計(jì)
應(yīng)用VHDL硬件描述語(yǔ)言,設(shè)計(jì)一個(gè)樂(lè)曲硬件演奏電路,它能將一首預(yù)先設(shè)置存儲(chǔ)好的樂(lè)曲自動(dòng)播放出來(lái),除此之外,也能夠通過(guò)按鍵的方式輸入音符,使其具備簡(jiǎn)易電子...
Verilog語(yǔ)言和VHDL語(yǔ)言是兩種不同的硬件描述語(yǔ)言,但并非所有人都同時(shí)精通兩種語(yǔ)言,所以在某些時(shí)候,需要把Verilog代碼轉(zhuǎn)換為VHDL代碼。本...
淺談狀態(tài)機(jī)“毛刺”產(chǎn)生原因及消除方案
狀態(tài)機(jī)通常包含主控時(shí)序進(jìn)程、主控組合進(jìn)程和輔助進(jìn)程三個(gè)部分。其中,主控組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號(hào)和當(dāng)前狀態(tài)的狀態(tài)值確定下一 狀態(tài)的取向,并確...
2018-07-22 標(biāo)簽:edavhdl狀態(tài)機(jī) 1.1萬(wàn) 0
FPGA入門(mén)筆記_FPGA開(kāi)發(fā)流程及VHDL基本語(yǔ)法
FPGA即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而...
2018-05-17 標(biāo)簽:vhdlfpga開(kāi)發(fā) 1.1萬(wàn) 0
本文介紹了一種以FPGA 為基礎(chǔ)的數(shù)字密碼鎖。采用自頂向下的數(shù)字系統(tǒng)設(shè)計(jì)方法, 將數(shù)字密碼鎖系統(tǒng)分解為若干子系統(tǒng), 并且進(jìn)一步細(xì)劃為若干模塊, 然后用硬...
2015-08-04 標(biāo)簽:FPGAVHDLQuartus II 1.0萬(wàn) 0
Verilog HDL和VHDL是目前兩種最常用的硬件描述語(yǔ)言,同時(shí)也都是IEEE標(biāo)準(zhǔn)化的HDL語(yǔ)言。
2020-08-25 標(biāo)簽:HDLvhdlVerilog HDL 9.8k 0
基于CPLD和VHDL的智能撥號(hào)報(bào)警系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
本文采用CPLD控制核心實(shí)現(xiàn)了智能報(bào)警系統(tǒng)。由于利用EDA技術(shù)進(jìn)行系統(tǒng)設(shè)計(jì),外圍器件少、體積小、功耗低、可靠性高。通過(guò)修改VHDL源程序就可以增加一些新...
2013-02-20 標(biāo)簽:CPLD報(bào)警系統(tǒng)VHDL 9.2k 0
開(kāi)關(guān)控制數(shù)碼管的VHDL程序的設(shè)計(jì)與實(shí)現(xiàn)
本文主要介紹了開(kāi)關(guān)控制數(shù)碼管的VHDL程序的設(shè)計(jì)與實(shí)現(xiàn)。VHDL是一種應(yīng)用廣泛的硬件描述語(yǔ)言,設(shè)計(jì)者可以通過(guò)它編寫(xiě)代碼,通過(guò)模擬器仿真驗(yàn)證其功能,完成邏...
2018-01-15 標(biāo)簽:數(shù)碼管vhdl開(kāi)關(guān)控制 8.9k 0
vhdl數(shù)碼管中的倒計(jì)時(shí)程序介紹
VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口。除了含有許多具有硬件特征的語(yǔ)句外,VHDL的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)...
VHDL工具實(shí)現(xiàn)SDRAM控制器的要點(diǎn)分享
在高速實(shí)時(shí)或者非實(shí)時(shí)信號(hào)處理系統(tǒng)當(dāng)中,使用大容量存儲(chǔ)器實(shí)現(xiàn)數(shù)據(jù)緩存是一個(gè)必不可少的環(huán)節(jié),也是系統(tǒng)實(shí)現(xiàn)中的重點(diǎn)和難點(diǎn)之一。SDRAM(同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)...
2018-01-18 標(biāo)簽:控制器SDRAM計(jì)數(shù)器 8.8k 0
基于FPGA快速產(chǎn)生高斯白噪聲序列的實(shí)現(xiàn)方案設(shè)計(jì)詳解
短波信道存在多徑時(shí)延、多普勒頻移和擴(kuò)散、高斯白噪聲干擾等復(fù)雜現(xiàn)象。為了測(cè)試短波通信設(shè)備的性能,通常需要進(jìn)行大量的外場(chǎng)實(shí)驗(yàn)。相比之下,信道模擬器能夠在實(shí)...
VHDL語(yǔ)言編寫(xiě)規(guī)范基礎(chǔ):標(biāo)識(shí)符命名/數(shù)據(jù)對(duì)象/信號(hào)、變量和常量
標(biāo)識(shí)符第一個(gè)字符必須是字母,最后一個(gè)字符不能是下劃線,同時(shí)不允許出現(xiàn)連續(xù)兩個(gè)下劃線?;緲?biāo)識(shí)符只能由字母、數(shù)字和下劃線組成,標(biāo)識(shí)符兩詞之間須用下劃線連接...
基于VHDL和CPLD的智能數(shù)字電壓表設(shè)計(jì)
本系統(tǒng)是用CPLD實(shí)現(xiàn)的智能數(shù)字電壓表。隨著EDA技術(shù)的廣泛應(yīng)用,CPLD已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主要手段,CPLD目前正朝著更高速、更高集成度、更強(qiáng)功...
VHDL是一種用形式化方法來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。設(shè)計(jì)者可以利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想,然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真,再自動(dòng)...
基于QuartusⅡ開(kāi)發(fā)環(huán)境與VHDL語(yǔ)言的16路可調(diào)彩燈控制器的設(shè)計(jì)
QuartusⅡ是Altera公司在21世紀(jì)初推出的FPGA/CPLD集成開(kāi)發(fā)環(huán)境,是Altera公司前一代FPGA/CPLD集成開(kāi)發(fā)環(huán)境Max+Plu...
高層次綜合(High Level Synthesis, HLS)是Xilinx公司推出的最新一代的FPGA設(shè)計(jì)工具,它能讓用戶通過(guò)編寫(xiě)C/C++等高級(jí)語(yǔ)...
關(guān)于通過(guò)FPGA中VHDL語(yǔ)言實(shí)現(xiàn)ALU的功能設(shè)計(jì)詳解
目前許多FPGA的邏輯資源(LE)都已超過(guò)1萬(wàn)門(mén),使得片上可編程系統(tǒng)SOPC已經(jīng)成為可能。算術(shù)邏輯單元ALU應(yīng)用廣泛,是片上可編程系統(tǒng)不可或缺的一部分...
Verilog/VHDL語(yǔ)法學(xué)習(xí)是掌握基本代碼設(shè)計(jì)的技能以及經(jīng)驗(yàn)總結(jié)
無(wú)論是VHDL還是Verilog,建議初學(xué)者先掌握其中一門(mén)。
Vivado開(kāi)發(fā)技巧:綜合策略與合適的編譯順序
綜合(Synthesis)是指將RTL設(shè)計(jì)轉(zhuǎn)換為門(mén)級(jí)描述。Vivado開(kāi)發(fā)套件中的綜合工具是一款時(shí)序驅(qū)動(dòng)型、專(zhuān)為內(nèi)存使用率和性能優(yōu)化的綜合工具,支持Sy...
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