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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。
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通過采用VHDL語言進(jìn)行MTM總線主模塊有限狀態(tài)機(jī)的設(shè)計與仿真驗證
MTM總線(Module Testing and Maintenance bus,MTMbus)是一種同步、串行、用于系統(tǒng)級的背板測試及維護(hù)總線,可以實...
Verilog與VHDL的比較 Verilog HDL編程技巧
Verilog 與 VHDL 比較 1. 語法和風(fēng)格 Verilog :Verilog 的語法更接近于 C 語言,對于有 C 語言背景的工程師來說,學(xué)習(xí)...
采用VHDL語言結(jié)合CPLD器件實現(xiàn)異步串行通訊控制器的設(shè)計
串行通信實際上就是兩臺電子設(shè)備之間一位一位地發(fā)送和接收數(shù)據(jù),它分為同步通信和異步通信兩類。異步串行通信無需數(shù)據(jù)時鐘、幀同步時鐘等時鐘信號,數(shù)據(jù)的發(fā)送和接...
使用C語言和VHDL語言在高速大容量固態(tài)存儲器實現(xiàn)ECC算法
評價存儲器的一個重要指標(biāo)就是它的可靠性,在一般的數(shù)據(jù)存儲中,幾個位的錯誤可能不是很關(guān)鍵的問題,如果但是發(fā)生在某個敏感的數(shù)據(jù)上,這個小小的故障可能會導(dǎo)致嚴(yán)...
基于FPGA設(shè)計的智能控制器VHDL設(shè)計及測試
由于FPGA在智能控制器方面的大量使用,設(shè)計后的測試便成了設(shè)計者在開發(fā)過程中必須重點考慮的問題,同時,一種好的測試方法不僅能及早發(fā)現(xiàn)設(shè)計中存在的問題,而...
基于EDA的數(shù)字電路設(shè)計之計數(shù)電路控制信號
PLD設(shè)計中,原理圖輸入比較直觀。效率高,但設(shè)計大規(guī)模CPLD時顯得很繁瑣。當(dāng)進(jìn)行大規(guī)模CPLD設(shè)計時通常選擇文本輸入方式。如前所述,文本輸入有AHDL...
VHDL與Verilog硬件描述語言TestBench的編寫
VHDL與Verilog硬件描述語言在數(shù)字電路的設(shè)計中使用的非常普遍,無論是哪種語言,仿真都是必不可少的。而且隨著設(shè)計復(fù)雜度的提高,仿真工具的重要性就越...
Verilog和VHDL是兩種廣泛使用的硬件描述語言(HDL),它們用于描述和模擬數(shù)字電路系統(tǒng)的行為和結(jié)構(gòu)。這兩種語言的主要作用是幫助工程師設(shè)計、仿真和...
采用VHDL預(yù)言實現(xiàn)基于Petri網(wǎng)的并行控制器設(shè)計并進(jìn)行仿真驗證
Petri網(wǎng)是離散事件系統(tǒng)建模的重要工具,本文使用硬件描述語言VHDL實現(xiàn)了基于Petri網(wǎng)的并行控制器。文中通過一個液位控制系統(tǒng)實例具體介紹了這一方法...
采用VHDL語言實現(xiàn)卷積碼編解碼器設(shè)計
數(shù)字信息在有噪信道中傳輸時,會受到噪聲干擾的影響,誤碼總是不可避免的。為了在已知信噪比的情況下達(dá)到一定的誤碼率指標(biāo),在合理設(shè)計基帶信號,選擇調(diào)制、解調(diào)方...
基于VHDL的串口RS232電路設(shè)計 隨著電子技術(shù)的發(fā)展,現(xiàn)場可編程門陣列 FPGA和復(fù)雜可編程邏輯器件CPLD的出現(xiàn),使得電子系統(tǒng)的設(shè)計者利用與器件相...
采用VHDL語言與FPGA實現(xiàn)衛(wèi)星同步數(shù)字復(fù)接系統(tǒng)的設(shè)計
便攜式衛(wèi)星通信,要求實現(xiàn)平臺集成度高、速度快、功耗小、體積小和成本低?,F(xiàn)場可編程門陣列(FPGA) 在結(jié)構(gòu)上由邏輯功能塊排列為陣列,并由可編程的內(nèi)部連線...
在FPGA芯片上使用VHDL語言實現(xiàn)UART模塊的設(shè)計
在數(shù)據(jù)采集系統(tǒng)中, 常需要進(jìn)行異步串行數(shù)據(jù)傳輸,目前廣泛使用的RS232異步串行接口,如8250、NS16450等專用集成芯片,雖然使用簡單,卻有占用電...
圖像傳感器TCDl206的特點結(jié)構(gòu)分析及通過VHDL實現(xiàn)驅(qū)動脈沖的設(shè)計
TCDl206是二相電極的雙溝道線型CCD,其結(jié)構(gòu)原理如圖1所示。中間一排是由多個光敏二極管構(gòu)成的光敏陣列,有效單元為2 160位,其作用是接收照射到C...
FPGA工程師手記:FPGA系統(tǒng)設(shè)計黃金法則
當(dāng)前業(yè)內(nèi)領(lǐng)先的FPGA公司里工作的應(yīng)用工程師每天都會面對很多設(shè)計問題,而且他們已經(jīng)提出了一些將令你的設(shè)計工作變得更輕松的設(shè)計指導(dǎo)原則和解決方案。掌握FP...
2013-07-17 標(biāo)簽:FPGAFPGA設(shè)計C語言 2.3k 0
基于EP1C6Q240C8的FPGA芯片實現(xiàn)電子測試系統(tǒng)的設(shè)計
本文采用的是ALTERA公司的EP1C6Q240C8型號的FPGA,整個體統(tǒng)采用模塊化設(shè)計的思想,將各個模塊用VHDL語言描述出來再進(jìn)行連接。
基于梯形圖的VHDL設(shè)計方法進(jìn)行CPLD的開發(fā)設(shè)計
順序控制邏輯電路廣泛應(yīng)用于機(jī)器人、全自動家用電器、工業(yè)自動化設(shè)備及其它自動化裝置中,它常采用CPLD器件進(jìn)行設(shè)計與實現(xiàn)。
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