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標簽 > ip核
IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思,在EDA技術(shù)開發(fā)中具有十分重要的地位。美國著名的Dataquest咨詢公司將半導體產(chǎn)業(yè)的IP定義為“用于ASIC或FPGA中的預(yù)先設(shè)計好的電路功能模塊”。
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Xilinx DDR2 IP 核控制器設(shè)計方案介紹與實現(xiàn)
提出一種便于用戶操作并能快速運用到產(chǎn)品的DDR2控制器IP核的FPGA實現(xiàn),使用戶不需要了解DDR2的原理和操作方式的情況下,依然可以通過IP核控制DD...
我們先看有哪三種GPIO:MIO、EMIO、AXI_GPIO。其中MIO和EMIO是直接掛在PS上的GPIO。而AXI_GPIO是通過AXI總線掛在PS...
FPGA零基礎(chǔ)學習之Vivado-FIFO使用教程
FIFO的英文全稱叫做First in First out,即先進先出。這也就決定了這個IP核的特殊性,先寫進去的數(shù)據(jù)優(yōu)先被讀出,所以,F(xiàn)IFO是不需要...
基于SOPC和DDS IP核的可重構(gòu)信號源設(shè)計與實現(xiàn)
SOPC(System on a Programmable Chip,片上可編程系統(tǒng))是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器...
關(guān)于高性能主從模式動態(tài)可重構(gòu)的SPI IP核的設(shè)計
隨著集成電路設(shè)計的快速發(fā)展,系統(tǒng)芯片(System-on-a-Chip,SoC)的集成度越來越高,從而對信號之間交流的要求也變高[1-2]。由于串行外設(shè)...
在開發(fā)PL時一般都會用到分頻或倍頻,對晶振產(chǎn)生的時鐘進行分頻或倍頻處理,產(chǎn)生系統(tǒng)時鐘和復(fù)位信號,下面就介紹一下在vivado2017.3中進行PL開發(fā)時...
在FPGA中利用CORDIC算法IP核實現(xiàn)三角函數(shù)關(guān)系的轉(zhuǎn)換
在FPGA硬件實現(xiàn)CORDIC的邏輯其實是很簡單的,就是設(shè)置好輸入輸出的位寬,然后建立好對應(yīng)的精度表,通過旋轉(zhuǎn)加得到運算結(jié)果。
基于Altera浮點IP核的浮點矩陣相乘運算的實現(xiàn)和改進設(shè)計
嵌入式計算作為新一代計算系統(tǒng)的高效運行方式,應(yīng)用于多個高性能領(lǐng)域,如陣列信號處理、核武器模擬、計算流體動力學等。在這些科學計算中,需要大量的浮點矩陣運算...
本文介紹一個FPGA 開源項目:Micro Blaze最小系統(tǒng)。MicroBlaze是Xilinx提供的一個軟核IP,該軟核是由FPGA片內(nèi)邏輯資源組成...
2023-09-01 標簽:fpgaXilinxMicroBlaze 4.9k 0
SoPC應(yīng)用設(shè)計的PLD開發(fā)工具要求詳解
電子發(fā)燒友網(wǎng)核心提示:對SoPC的開發(fā)而言,PLD工具是必不可少的。PLD開發(fā)工具必須進一步發(fā)展,從而與技術(shù)進步和EDA產(chǎn)業(yè)的發(fā)展相適應(yīng)。器件的復(fù)雜度在...
如何實現(xiàn)PCIE的發(fā)送和接收數(shù)據(jù)
本工程的目的是在XC7K325tffg的平臺上實現(xiàn)pcie的數(shù)據(jù)發(fā)送和接收,速率8通道2.5GB/s,首先看下本工程的PCIE部分的結(jié)構(gòu)。
2022-04-21 標簽:PCIeIP核接收數(shù)據(jù) 4.6k 0
基于SOPC的MVB收發(fā)控制器IP核實現(xiàn)MVB網(wǎng)卡的設(shè)計
本設(shè)計正是基于SOPC的思想,開發(fā)實現(xiàn)自主知識產(chǎn)權(quán)的MVB收發(fā)控制器IP核,借助于QuartersII開發(fā)工具,集成至Altera FPGA器件內(nèi)部,構(gòu)...
本文開源一個FPGA項目:UDP萬兆光通信。該項目實現(xiàn)了萬兆光纖以太網(wǎng)數(shù)據(jù)回環(huán)傳輸功能。Vivado工程代碼結(jié)構(gòu)和之前開源的《UDP RGMII千兆以太...
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