JTAG鏈

這列出了定義板上可用的不同JTAG鏈。每個(gè)鏈都列在下面以及鏈的名稱，以及定義名稱和鏈中組件的位置：

＜jtag_chain＞標(biāo)記指定具有name＝屬性的鏈的名稱。標(biāo)記列出中的每個(gè)組件。詳細(xì)信息如下表所示：

連接

部分定義了不同組件之間的連接。這個(gè)＜connection＞標(biāo)記標(biāo)識(shí)與連接相關(guān)聯(lián)的兩個(gè)組件。這個(gè)＜connection_map＞標(biāo)記描述了兩個(gè)組件之間的總線連接。詳細(xì)信息Vivado Design Suite使用的來(lái)查找中的相應(yīng)約束當(dāng)其中一個(gè)組件是FPGA類型＜component＞時(shí)，part0_pins.xml文件。

c1_end_index="3" c2_st_index="0" c2_end_index="3"/>

＜connection＞可以具有以下屬性：

具有以下屬性：

IP關(guān)聯(lián)規(guī)則

標(biāo)記用于定義首選板接口，或優(yōu)先級(jí)列表可以分配給特定IP上的IP接口的板接口。此標(biāo)記在中是新的2.1 Board文件的模式版本。Vivado IP集成商的Designer Assistance功能列出了可用的板接口對(duì)于給定的IP接口。請(qǐng)參閱Vivado Design Suite用戶指南中的以下鏈接：設(shè)計(jì)IP使用IP Integrator的子系統(tǒng)（UG994），了解有關(guān)設(shè)計(jì)器協(xié)助的更多信息。這允許您定義哪些板接口可以應(yīng)用于特定ip界面

提示：標(biāo)記可用于定義任何ip接口，但對(duì)時(shí)鐘和重置，其通常具有更定義的板接口。

ip_interface="mgt_clk">

ip_interface="phy_rst_n">

version="*"

ip_interface="gtrefclk_in">

IP關(guān)聯(lián)規(guī)則

標(biāo)記定義與指定ip相關(guān)聯(lián)的特定規(guī)則。它支持name=標(biāo)記來(lái)定義規(guī)則的名稱。

重要！目前只支持一個(gè)名為“default”的規(guī)則，因此只能有一對(duì)板中定義的打開(kāi)和關(guān)閉標(biāo)記文件

IP

＜ip＞標(biāo)記定義了相關(guān)規(guī)則所應(yīng)用的ip和接口。＜ip＞標(biāo)簽標(biāo)識(shí)IP的供應(yīng)商、庫(kù)、名稱和版本（VLNV），以及上的特定接口IP。

ip_interface="mgt_clk">

提示：可以定義多個(gè)標(biāo)記，標(biāo)識(shí)Vivado ip中的多個(gè)ip目錄，以及標(biāo)識(shí)單個(gè)IP上的不同接口。＜ip＞可以具有以下屬性或標(biāo)記：

標(biāo)記定義了可以分配給相關(guān)聯(lián)的IP接口。

具有以下屬性：