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InterfaceDesinger 使用案例-v1 -DDIO用法

XL FPGA技術(shù)交流 ? 來源: XL FPGA技術(shù)交流 ? 作者: XL FPGA技術(shù)交流 ? 2024-05-20 16:30 ? 次閱讀
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DDIO用法

對于輸入輸出IO很多時候會用到DDIO的用法。對于DDIO,就是時鐘的雙沿采集或者發(fā)送數(shù)據(jù),所以必須要用到寄存器。它的設(shè)置也比較簡單,在intefaceDesigner中添加GPIO,并把register Option設(shè)置為register,另外要設(shè)置Double Data IO Option模式,分別為normal和resync。

f0cc70a8-0b41-11ef-b759-92fbcf53809c.png

下圖是易靈思的GPIO的結(jié)構(gòu)。

f0e998ae-0b41-11ef-b759-92fbcf53809c.png

對應(yīng)上圖我們以O(shè)DDIO為例,分別標出了reg1,reg2和reg3三個寄存 器。當OUT0為上升沿的觸發(fā)信號,即HI,OUT1為下降沿的觸發(fā)信號,即LO。當DDIO模式設(shè)置為Normal mode時,OUT1經(jīng)過reg3輸出;當設(shè)置為Resync mode時OUT1經(jīng)過了reg2和reg3,reg2用于對數(shù)據(jù)打一拍來對齊數(shù)據(jù),下面是數(shù)據(jù)的輸出波形。

f0f8ee58-0b41-11ef-b759-92fbcf53809c.png

我們只需要在top模塊中添加相應(yīng)信號即可以用于控制:

module DDIO_Test(...  otuputoddio_HI,  output oddio_LO,
...
);

下圖為數(shù)據(jù)輸入時的波形,分別對應(yīng) Normal和Resync mode。

f111250e-0b41-11ef-b759-92fbcf53809c.png


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