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      UltraScale/UltraScale+的時(shí)鐘資源

      FPGA技術(shù)驛站 ? 來(lái)源：TeacherGaoFPGAHub ? 作者：TeacherGaoFPGAHub ? 2022-05-12 15:34 ? 次閱讀
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      UltraScale和UltraScale+進(jìn)一步增強(qiáng)了Clock root的概念，從芯片架構(gòu)和Vivado支持方面都體現(xiàn)了這一點(diǎn)。為了理解這一概念，我們先看看UltraScale/UltraScale+的時(shí)鐘資源。

      每個(gè)時(shí)鐘區(qū)域有24個(gè)水平分發(fā)軌道（HorizontalDistribution）和水平布線軌道（HorizontalRouting），同時(shí)，垂直方向也有24個(gè)分發(fā)軌道（VerticalDistribution）和24個(gè)布線軌道（Vertical Routing），如下圖所示。

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      審核編輯 ：李倩

      聲明：本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題，請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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      • UltraScale
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      原文標(biāo)題：設(shè)計(jì)中的Clock root可以修改嗎？

      文章出處：【微信號(hào)：Lauren_FPGA，微信公眾號(hào)：FPGA技術(shù)驛站】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

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