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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計工具以及作為預(yù)定義系統(tǒng)級功能的IP(Intellectual Property)核。
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電子發(fā)燒友網(wǎng)報道(文/吳子鵬)2015年12月29日,當(dāng)英特爾正式宣布以167億美元完成對Altera收購時,大部分半導(dǎo)體從業(yè)者都有一個疑問,那就是英特...
Xilinx Vitis 2020.1里面MicroBlaze軟核的sleep函數(shù)卡死的問題
在Vitis里面創(chuàng)建了一個LwIP工程,調(diào)試的時候發(fā)現(xiàn),在BRAM里面運(yùn)行正常,但如果改到DDR3內(nèi)存里面運(yùn)行,啟動時就會卡死在sleep函數(shù)上。于是建...
2022-02-16 標(biāo)簽:XilinxMicroBlaze 4k 0
Xilinx FPGA里面的AXI DMA IP核的簡單用法
本文以浮點(diǎn)數(shù)Floating-point IP核將定點(diǎn)數(shù)轉(zhuǎn)換為浮點(diǎn)數(shù)為例,詳細(xì)講解AXI DMA IP核的使用方法。
從官網(wǎng)能夠很輕松的下載到vitis的安裝包,可以下載Installer進(jìn)行自動下載安裝,也可以下載整個文件的壓縮包,通過其中的setup進(jìn)行安裝。
Xilinx FPGA平臺DDR3設(shè)計保姆式教程(一)
DDR3全稱double-data-rate 3 synchronous dynamic RAM,即第三代雙倍速率同步動態(tài)隨機(jī)存儲器。所謂同步,是指DD...
Xilinx SystemVerilog中的基本聯(lián)合體
在 SystemVerilog 中,聯(lián)合體只是信號,可通過不同名稱和縱橫比來加以引用。 其工作方式為通過 typedef 來聲明聯(lián)合,并提供不同標(biāo)識符用...
Xilinx平臺Aurora IP介紹(一)Aurora基礎(chǔ)知識
Aurora 是一個用于在點(diǎn)對點(diǎn)串行鏈路間移動數(shù)據(jù)的可擴(kuò)展輕量級鏈路層協(xié)議。這為物理層提供透明接口,讓專有協(xié)議或業(yè)界標(biāo)準(zhǔn)協(xié)議上層能方便地使用高速收發(fā)器。...
Xilinx平臺Aurora IP介紹(二)時鐘與復(fù)位
對于我們使用Xilinx或其他的成熟IP而言,IP相當(dāng)于一個黑匣子,內(nèi)部實(shí)現(xiàn)的邏輯功能我們知道,但是控制不了,只能默認(rèn)OK;一般而言,成熟IP都是經(jīng)過反...
Xilinx平臺Aurora IP介紹(三)Aurora配置及接口
開門見山的說,跟DDR/PCIE/GTX這種復(fù)雜的IP相比,Aurora配置那是相當(dāng)?shù)暮唵巍W咧?/p>
同時GTX復(fù)位也挺隨意的,你想怎么復(fù)位都可以,支持整體復(fù)位,單個組件復(fù)位。我們也可以不復(fù)位,核不會因?yàn)槲覀儧]有進(jìn)行軟復(fù)位就不對核進(jìn)行復(fù)位,在上電之后會自...
2022-03-01 標(biāo)簽:fpga數(shù)據(jù)Xilinx 2.6k 1
首先回想一下,在平常的設(shè)計中我們是不是經(jīng)常采用同步復(fù)位或者異步復(fù)位的寫法,這一寫法似乎都已經(jīng)形成了肌肉記憶----每次我們寫always塊的時候總是會對...
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