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Xilinx是全球領先的可編程邏輯完整解決方案的供應商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設計工具以及作為預定義系統(tǒng)級功能的IP（Intellectual Property）核。

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xilinx技術

FPGA常用運算模塊-復數(shù)乘法器

本文是本系列的第五篇，本文主要介紹FPGA常用運算模塊-復數(shù)乘法器，xilinx提供了相關的IP以便于用戶進行開發(fā)使用。

2023-05-22 標簽：dsp fpga 寄存器 4k 0

FPGA常用運算模塊-除法器

本文是本系列的第四篇，本文主要介紹FPGA常用運算模塊-除法器，xilinx提供了相關的IP以便于用戶進行開發(fā)使用。

2023-05-22 標簽：dsp fpga 接口 5.3k 0

FPGA常用運算模塊-乘加器

本文是本系列的第三篇，本文主要介紹FPGA常用運算模塊-乘加器，xilinx提供了相關的IP以便于用戶進行開發(fā)使用。

2023-05-22 標簽：dsp fpga Xilinx 2.7k 0

FPGA常用運算模塊-加減法器和乘法器

本文是本系列的第二篇，本文主要介紹FPGA常用運算模塊-加減法器和乘法器，xilinx提供了相關的IP以便于用戶進行開發(fā)使用。

2023-05-22 標簽：dsp fpga Xilinx 6.9k 0

Multi-scaler的裸機測試流程

Multi-Scaler是一個用于圖像縮放的視頻處理IP核，支持最多8路輸出，使用Memory接口，從源緩沖區(qū)讀取圖像，在H和V域進行縮放后寫入到目的緩...

2023-05-19 標簽：Xilinx 中斷 Multi 2k 0

如何將包含XIlinx IP的用戶模塊封裝成網(wǎng)表文件

那么如何將包含XIlinx IP的用戶模塊封裝成網(wǎng)表文件，下面將給出詳細步驟

2023-05-18 標簽：封裝 Xilinx 編譯 3.2k 0

Vivado關聯(lián)第三方編輯器的方法

Vivado是一個非常強大的工具，但是在一些方面可能不能完全滿足我們的需求，比如代碼編輯器的功能。幸運的是，Vivado允許我們關聯(lián)第三方編輯器來擴展其...

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軟件與Verilog基本格式規(guī)范說明

　　以前總是沒有記錄的習慣，導致遇到問題時總得重新回憶與摸索，大大降低了學習效率，從今天開始決定改掉這個壞毛病，認真記錄自己的Verilog學習之路，希...

2023-05-14 標簽：Xilinx 軟件 Verilog 1.4k 0

四種常用FPGA/CPLD設計思想與技巧

Xilinx和數(shù)據(jù)接口相關的常用約束有Period、OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE...

2023-05-13 標簽：fpga cpld Xilinx 1.1k 0

Vitis IDE Git集成快速入門

在本快速入門演示中，將探討如何在 Vitis 中使用 Git 集成以及如何使用團隊操作來共享 Vitis 工程。

2023-05-12 標簽：Xilinx IDE Git 1.7k 0

FPGA零基礎學習：數(shù)字電路中的時序邏輯

大俠好，歡迎來到FPGA技術江湖。本系列將帶來FPGA的系統(tǒng)性學習，從最基本的數(shù)字電路基礎開始，最詳細操作步驟，最直白的言語描述，手把手的“傻瓜式”講解...

2023-05-11 標簽：fpga Xilinx 數(shù)字電路 2k 0

智慧醫(yī)療變革 AI加持實現(xiàn)更快速準確的判斷醫(yī)學影像的未來方向

新冠疫情已基本宣告結束，但其給醫(yī)療系統(tǒng)帶來的巨大沖擊，仍值得我們深思。除了這種大規(guī)模突發(fā)性傳染病帶來的意外影響外，醫(yī)療系統(tǒng)還面臨著整個人類社會長期人口老...

2023-05-11 標簽：Xilinx AI MRI 1.2k 0

Versal CPM AXI Bridge模式的地址轉換

Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 CPM（The integrated block fo...

2023-05-10 標簽：amd Xilinx Bridge 3k 0

Xilinx FPGA學習筆記：原語BUFIO的理解

我一直沒搞明白BUFIO是干嘛用的。

2023-05-08 標簽：fpga Xilinx 時鐘 3.7k 0

如何通過Vivado Synthesis中的URAM矩陣自動流水線化來實現(xiàn)最佳時序性能

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2023-05-08 標簽：存儲器 Xilinx 流水線 2.7k 0

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流水線設計通常可以在一定程度上提升系統(tǒng)的時鐘頻率，因此常常作為時序性能優(yōu)化的一種常用技巧。如果某個原本單個時鐘周期完成的邏輯功能塊可以進一步細分為若干個...

2023-05-08 標簽：寄存器 Xilinx 流水線 2.1k 0

在Vivado中實現(xiàn)ECO功能

關于 Tcl 在 Vivado中的應用文章從 Tcl 的基本語法和在 Vivado 中的應用展開，繼上篇《用 Tcl 定制 Vivado 設計實現(xiàn)流程...

2023-05-05 標簽：fpga IC設計 Xilinx 3.9k 0

用TCL定制Vivado設計實現(xiàn)流程

今天推出Xilinx已發(fā)布的《Vivado使用誤區(qū)與進階》系列：用TCL定制Vivado設計實現(xiàn)流程。

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AMBA、AHB、APB、AXI總線介紹

AMBA (Advanced Microcontroller Bus Architecture) 高級微處理器總線架構定義了高性能嵌入式微控制器的通信標...

2023-05-04 標簽：處理器 Xilinx 總線 7k 0

Xilinx FPGA時序約束設計和分析

在進行FPGA的設計時，經(jīng)常會需要在綜合、實現(xiàn)的階段添加約束，以便能夠控制綜合、實現(xiàn)過程，使設計滿足我們需要的運行速度、引腳位置等要求。通常的做法是設計...

2023-04-27 標簽：fpga 電路 Xilinx 2.3k 0

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