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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術

基于FPGA的分頻器設計

板載晶振提供的時鐘信號頻率是固定的，不一定滿足需求，因此需要對基準時鐘進行分頻。要得到更慢的時鐘頻率可以分頻，要得到更快的時鐘頻率可以倍頻。我們...

2023-06-23 標簽：fpga 晶振分頻器 4.1k 0

SystemVerilog中的Semaphores

SystemVerilog中Semaphore（旗語）是一個多個進程之間同步的機制之一，這里需要同步的原因是這多個進程共享某些資源。

2022-12-12 標簽：cpu Verilog System 4.1k 0

Verilog中的賦值語句的區(qū)別

連續(xù)賦值語句總是處于激活狀態(tài)。只要任意一個操作數發(fā)生變化，表達式就會被立即重新計算，并且將結果賦給等號左邊的線網。

2020-11-26 標簽：存儲器 Verilog 4.1k 0

FPGA工程的Verilog HDL初學者設計要點

要養(yǎng)成良好的Verilog代碼風格，要先有硬件電路框圖之后再寫代碼的習慣，設計出良好的時序，這樣才能在FPGA開發(fā)或者ASIC設計中起到事半功倍的效果，...

2020-11-19 標簽：fpga asic Verilog 4.1k 0

【ZYNQ Ultrascale+ MPSOC FPGA教程】第三章Verilog基礎模塊介紹

Wire 類型變量，也叫網絡類型變量，用于結構實體之間的物理連接，如門與門之間，不能儲存值，用連續(xù)賦值語句assign賦值，定義為wire [n-1:0...

2021-01-21 標簽：fpga Verilog Zynq 4.1k 0

一文詳解UVM設計模式

本篇是對UVM設計模式 ( 二 ) 參數化類、靜態(tài)變量/方法/類、單例模式、UVM_ROOT、工廠模式、UVM_FACTORY[1]中單例模式的補充，分...

2023-08-06 標簽：Verilog System 函數 4.1k 0

針對賽靈思ISE工具的verilog編程經驗小結

用了半個多月的ISE，幾乎全是自學起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學ISE的童鞋不再因為...

2017-02-11 標簽：賽靈思 verilog ISE 4.1k 0

FPGA數字圖像處理仿真方法

VHDL和Verilog代碼編寫后通常需要編寫激勵文件進行仿真以驗證代碼的可行性，通過仿真可以及時排查代碼存在的時序問題，有效提高代碼實現效率。

2023-01-29 標簽：fpga matlab Verilog 4k 0

SystemVerilog中的操作方法

SystemVerilog提供了幾個內置方法來支持數組搜索、排序等功能。

2022-10-31 標簽：Verilog System 數組 4k 0

Verilog到VHDL轉換的經驗與技巧總結

Verilog與VHDL語法是互通且相互對應的，如何查看二者對同一硬件結構的描述，可以借助EDA工具，如Vivado，打開Vivado后它里面的語言模板...

2024-04-28 標簽：RAM Verilog eda 4k 0

FPGA之硬件語法篇：用Verilog代碼仿真與驗證數字硬件電路

大家都知道軟件設計使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設計使用的是HDL語言，例如VHDL和Verilog HDL。說的直白點，...

2019-12-05 標簽：fpga 仿真 verilog 3.9k 0

Xilinx RapidIO核例子工程源碼分析

srio_quick_start模塊在頂層srio_example_top.v中例化，它與IP核的維護端口相連用來產成維護事務，維護事務在mainten...

2023-03-03 標簽：fpga 模塊 Xilinx 3.9k 0

門延遲類型介紹

前兩節(jié)中所介紹的門級電路都是沒有延遲的，實際門級電路都是有延遲的。

2023-03-30 標簽：仿真信號 Verilog 3.9k 0

size()和$size這兩種方式有什么樣的區(qū)別呢？

在使用SystemVerilog或者UVM進行編碼的過程中，經常會用到數組（包括隊列等），經常需要對這些數組進行遍歷

2023-03-23 標簽：Verilog UVM 3.9k 0

Verilog：for循環(huán)的綜合實現

采用for循環(huán)語句，逐個bit位判斷是否為1，為1則累加，否則保持不變，最終輸出輸入信號中1的數量。

2023-10-09 標簽：Verilog for循環(huán) 3.9k 0

實際電路中延時分為哪兩種

傳輸延遲一般為輸入信號變化到對應輸出信號變化經過的時間，不會對輸入信號進行濾除處理，所以傳輸延遲是一種絕對延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...

2022-08-10 標簽：硬件 Verilog 代碼 3.9k 0

verilog語法-如何使用function提高效率？

function的作用返回一個數值，此數值由一串組合邏輯代碼計算得到。

2023-12-25 標簽：二進制 Verilog CRC校驗 3.8k 0

分頻電路設計和仿真

直接使用計數器實現，在計數一半時將時鐘翻轉即可。

2023-01-17 標簽：電路設計仿真 Verilog 3.8k 0

如何利用Verilog HDL在FPGA上實現SRAM的讀寫測試

本篇將詳細介紹如何利用Verilog HDL在FPGA上實現SRAM的讀寫測試。SRAM是一種非易失性存儲器，具有高速讀取和寫入的特點。在FPGA中實現...

2025-10-22 標簽：FPGA 存儲器 sram 3.8k 0

基于FPGA的自適應閾值分割算法實現

在圖像預處理中經常會碰到圖像分割問題，把感興趣的目標從背景圖像中提取出來，而經常使用的是簡單的全局閾值分割配置，用一個固定常數作為二值分割閾值，從而得到...

2021-08-23 標簽：fpga FPGA設計算法 3.8k 0

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