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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

IC設(shè)計(jì)：Verilog是如何實(shí)現(xiàn)RR輪詢調(diào)度的？

在設(shè)計(jì)中，我們經(jīng)常會(huì)用到RR（Round-Robin,RR）輪詢調(diào)度，用于保證在一個(gè)時(shí)間段內(nèi)的多個(gè)請(qǐng)求信號(hào)都能得到公平響應(yīng)。

2023-12-13 標(biāo)簽：寄存器 IC設(shè)計(jì)Verilog 2.8k 0

verilog中數(shù)據(jù)的符號(hào)屬性（有符號(hào)數(shù)和無符號(hào)數(shù)）探究根源

為了省流，還是先甩結(jié)論。有符號(hào)數(shù)和無符號(hào)數(shù)的最本質(zhì)區(qū)別就是：符號(hào)位的識(shí)別和高位拓展。除此之外，另一個(gè)區(qū)別就是從人的角度如何如何讀這個(gè)數(shù)，或者說$disp...

2023-12-10 標(biāo)簽：Verilog 運(yùn)算符號(hào) 2.8k 0

淺談Verilog中casex語句

代碼如下，大家看到這個(gè)代碼有什么體會(huì)？綜合會(huì)有什么Warning？

2023-12-07 標(biāo)簽：仿真 Verilog 代碼 2.1k 0

FPGA入門篇：Verilog計(jì)數(shù)器

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完...

2023-12-07 標(biāo)簽：fpga Verilog Verilog HDL 4.1k 0

verilog中有符號(hào)數(shù)和無符號(hào)數(shù)的本質(zhì)探究

不知道有沒有人像我一樣，長(zhǎng)久以來將verilog中的有符號(hào)數(shù)視為不敢觸碰的禁區(qū)。

2023-12-04 標(biāo)簽：仿真器 Verilog VCS 2k 0

布斯算法（Booth Algorithm）乘法器的Verilog實(shí)現(xiàn)

Booth 的算法檢查有符號(hào)二的補(bǔ)碼表示中 'N'位乘數(shù) Y 的相鄰位對(duì)，包括低于最低有效位 y?1 = 0 的隱式位。

2023-12-04 標(biāo)簽：寄存器 Verilog 乘法器 4.8k 0

講一講芯片設(shè)計(jì)中的verilog是什么

相信不少人都聽過verilog這個(gè)詞，今天我就想講一講我所理解的verilog是什么。

2023-12-04 標(biāo)簽：寄存器芯片設(shè)計(jì)Verilog 2.1k 0

使用SystemVerilog調(diào)試布局方法

System Verilog調(diào)試布局由三部分組成。左上角Design Browser，可以訪問仿真對(duì)象，右上角為Source Browser，用來展示源...

2023-12-02 標(biāo)簽：Verilog Layout Xcelium 1.8k 0

Verilog代碼：if-else和case的電路結(jié)構(gòu)和區(qū)別

每個(gè)if-else就是一個(gè)2選1mux器。當(dāng)信號(hào)有明顯優(yōu)先級(jí)時(shí)，首先要考慮if-else，但是if嵌套過多也會(huì)導(dǎo)致速度變慢；if語句結(jié)構(gòu)較慢，但占用面積...

2023-11-29 標(biāo)簽：Verilog D觸發(fā)器代碼 5.5k 0

分享一些SystemVerilog的coding guideline

本文分享一些SystemVerilog的coding guideline。

2023-11-22 標(biāo)簽：二進(jìn)制 Verilog 數(shù)字電路 1.2k 0

如何設(shè)計(jì)一個(gè)參數(shù)化的數(shù)據(jù)選擇器

在FPGA設(shè)計(jì)中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計(jì)參數(shù)化，可調(diào)，通常情況下我們需要一個(gè)參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。

2023-11-20 標(biāo)簽：FPGA設(shè)計(jì)Verilog 數(shù)據(jù)選擇器 1.8k 0

淺談Verilog HDL代碼編寫風(fēng)格

消失了好久，沒有寫文章，也沒有做筆記，因?yàn)樽罱仝s一個(gè)比賽，時(shí)間很緊，昨天周六終于結(jié)束了，所以趁著周末這會(huì)兒有時(shí)間，寫點(diǎn)東西，記錄下來。首先我學(xué)習(xí)FPG...

2023-11-20 標(biāo)簽：fpga Verilog HDL 1.3k 0

基于Feature架構(gòu)設(shè)計(jì)的百兆以太網(wǎng)交換機(jī)項(xiàng)目

第二代交換機(jī)有更豐富的feature，更貼近真正使用的功能，除rtl代碼，詳細(xì)設(shè)計(jì)文檔外，還會(huì)包括驗(yàn)證環(huán)境、驗(yàn)證代碼，最后項(xiàng)目完成后，會(huì)全部開源供大家學(xué)...

2023-11-20 標(biāo)簽：fpga 以太網(wǎng)交換機(jī) 1.2k 0

現(xiàn)在公司里做設(shè)計(jì)是用SV還是Verilog？

數(shù)字電路設(shè)計(jì)主要就是，選擇器、全加器、比較器，乘法器，幾個(gè)常用邏輯門，再加個(gè)D觸發(fā)器，電路基本都能實(shí)現(xiàn)了。

2023-11-15 標(biāo)簽：比較器 Verilog D觸發(fā)器 999 0

CRC校驗(yàn)碼的多種Verilog實(shí)現(xiàn)方式

該CRC-8的生成多項(xiàng)式為G(D)=D8+D2+D+1，對(duì)CRC進(jìn)行簡(jiǎn)化表示時(shí)可以忽略最高位的D8，結(jié)合圖示中三個(gè)異或運(yùn)算的位置更容易理解生成多項(xiàng)式，8...

2023-11-12 標(biāo)簽：寄存器 crc Verilog 8.1k 0

Verilog基礎(chǔ)：介紹幾個(gè)常用的按位操作符

位操作符是對(duì)二進(jìn)制位進(jìn)行操作的運(yùn)算符。以下是一些常用的位操作符

2023-11-09 標(biāo)簽：Verilog 狀態(tài)機(jī)XOR 2.8k 0

Verilog基礎(chǔ)：幾個(gè)常用的按位操作符

位操作符是對(duì)二進(jìn)制位進(jìn)行操作的運(yùn)算符。

2023-11-09 標(biāo)簽：二進(jìn)制計(jì)算機(jī)網(wǎng)絡(luò) 2.3k 0

ADS VerilogA的權(quán)宜之計(jì)—直接解決ADS向量端口問題

在ADS中建立一個(gè)Verilog-A模塊，方法如下

2023-11-09 標(biāo)簽：Verilog ADS仿真 3.6k 0

如何高效替換Soft IP中的標(biāo)準(zhǔn)cell

我們?cè)谫徺Isoft IP的時(shí)候，vendor提供的是通用的verilog/system verilog的代碼，而在不同的項(xiàng)目中，我們采用的工藝不一樣，因...

2023-11-09 標(biāo)簽：寄存器接口 Verilog 1.2k 0

DDS信號(hào)生成模塊的Verilog實(shí)現(xiàn)

直接數(shù)字頻率合成器(Direct Digital Synthesizer，DDS)，是一種頻率合成技術(shù)，具有相對(duì)帶寬大、頻率轉(zhuǎn)換速度快、相位分辨率高、連...

2023-11-08 標(biāo)簽：合成器頻率合成器無線通信 3.2k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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