verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

verilog與其他編程語(yǔ)言的接口機(jī)制

Verilog是一種硬件描述語(yǔ)言，用于描述數(shù)字電路的行為和結(jié)構(gòu)。與其他編程語(yǔ)言相比，Verilog具有與硬件緊密結(jié)合的特點(diǎn)，因此其接口機(jī)制也有一些與眾不...

2024-02-23 標(biāo)簽：接口 Verilog 編程語(yǔ)言 1.3k 0

在FPGA運(yùn)行3D游戲的效率比在x86硬件高50倍

《Spheres Vs Shapes》是一款開(kāi)源的 3D 光線追蹤游戲，用 C 語(yǔ)言編寫(xiě)后又被轉(zhuǎn)換為了?FPGA 比特流

2023-07-12 標(biāo)簽：fpga 轉(zhuǎn)換器 Verilog 1.3k 0

IC驗(yàn)證中的打包思想簡(jiǎn)析

System Verilog（SV）語(yǔ)言的Class本身就帶有“打包”的基因。眾所周知，SV語(yǔ)言的很多特性是派生自C++語(yǔ)言的。

2023-03-15 標(biāo)簽：IC設(shè)計(jì)Verilog C++語(yǔ)言 1.3k 0

一些有趣的數(shù)組相關(guān)的SystemVerilog約束

我們?cè)诠ぷ髦谐３?huì)針對(duì)數(shù)組施加各式的約束，下面列舉一下有趣的**Systemverilog數(shù)組約束**示例

2023-05-30 標(biāo)簽：Verilog 1.3k 0

基于循環(huán)隊(duì)列的FIFO緩存實(shí)現(xiàn)

FIFO緩存是介于兩個(gè)子系統(tǒng)之間的彈性存儲(chǔ)器，其概念圖如圖1所示。它有兩個(gè)控制信號(hào)，wr和rd，用于讀操作和寫(xiě)操作。當(dāng)wr被插入時(shí)，輸入的數(shù)據(jù)被寫(xiě)入緩存...

2023-09-11 標(biāo)簽：寄存器 fifo Verilog 1.3k 0

邊沿檢測(cè)電路設(shè)計(jì)

對(duì)于8位向量中的每個(gè)位，檢測(cè)輸入信號(hào)何時(shí)從一個(gè)時(shí)鐘周期的0變?yōu)橄乱粋€(gè)時(shí)鐘周期的1（類似于上升沿檢測(cè)）。應(yīng)在從0到1的跳變發(fā)生后的周期內(nèi)設(shè)置輸出位。

2023-06-05 標(biāo)簽：檢測(cè)電路 Verilog 狀態(tài)機(jī) 1.3k 0

用ChatGPT設(shè)計(jì)了一顆芯片

現(xiàn)代硬件設(shè)計(jì)始于以自然語(yǔ)言提供的規(guī)范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當(dāng)?shù)挠布枋稣Z(yǔ)言（HDL），例如Verilog。自動(dòng)翻譯可以減少工...

2023-06-19 標(biāo)簽：芯片集成電路 Verilog 1.3k 0

什么是良好的Verilog代碼風(fēng)格？

1. 前言之前在公司負(fù)責(zé)制定代碼規(guī)范，費(fèi)了九牛二虎之力，終于整理出來(lái)一份文檔。由于保密規(guī)定的緣故，無(wú)法與大家直接分享這份文檔，但是文檔中的大部分規(guī)范都...

2022-12-22 標(biāo)簽：Verilog 代碼 1.3k 0

淺談Verilog HDL代碼編寫(xiě)風(fēng)格

消失了好久，沒(méi)有寫(xiě)文章，也沒(méi)有做筆記，因?yàn)樽罱仝s一個(gè)比賽，時(shí)間很緊，昨天周六終于結(jié)束了，所以趁著周末這會(huì)兒有時(shí)間，寫(xiě)點(diǎn)東西，記錄下來(lái)。首先我學(xué)習(xí)FPG...

2023-11-20 標(biāo)簽：fpga Verilog HDL 1.3k 0

FPGA設(shè)計(jì)硬件語(yǔ)言Verilog中的參數(shù)化

FPGA 設(shè)計(jì)的硬件語(yǔ)言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護(hù)、易移植和可讀性好。

2022-12-26 標(biāo)簽：FPGA設(shè)計(jì)Verilog C語(yǔ)言 1.3k 0

Systemverilog里class類型的記錄

class里面包含data和對(duì)data進(jìn)行操作的subroutines(functions and tasks)。class的data稱為class p...

2023-05-24 標(biāo)簽：Verilog 1.3k 0

Verilog除法器設(shè)計(jì)

取被除數(shù)的高幾位數(shù)據(jù)，位寬和除數(shù)相同（實(shí)例中是 3bit 數(shù)據(jù)）。

2023-03-27 標(biāo)簽：數(shù)據(jù)流水線 Verilog 1.3k 0

Systemverilog中的union

SystemVerilog union允許單個(gè)存儲(chǔ)空間以不同的數(shù)據(jù)類型存在，所以u(píng)nion雖然看起來(lái)和struct一樣包含了很多個(gè)成員，實(shí)際上物理上共享...

2022-11-09 標(biāo)簽：Verilog System 結(jié)構(gòu)體 1.3k 0

從仿真器的角度理解Verilog語(yǔ)言2

要想深入理解Verilog就必須正視Verilog語(yǔ)言同時(shí)具備硬件特性和軟件特性。在當(dāng)下的教學(xué)過(guò)程中，教師和教材都過(guò)于強(qiáng)調(diào)Verilog語(yǔ)言的硬件特性和...

2023-05-25 標(biāo)簽：仿真器軟件 Verilog 1.3k 0

Verilog邊碼邊學(xué)Lesson：圖像采集與顯示設(shè)計(jì)之PLL配置與例化

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來(lái)統(tǒng)一整合時(shí)脈訊號(hào)，使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)...

2023-05-29 標(biāo)簽：傳感器圖像采集 pll 1.3k 0

fpga串口通信的verilog驅(qū)動(dòng)編程解析

串口的全程為串行接口，也稱為串行通信接口，是采用串行通信方式的擴(kuò)展接口。與串口對(duì)應(yīng)的并行接口，例如高速AD和DA，

2023-04-21 標(biāo)簽：fpga 并行接口 Verilog 1.3k 0

SystemVerilog-網(wǎng)絡(luò)

System Verilog提供兩組通用的數(shù)據(jù)類型：網(wǎng)絡(luò)和變量（nets 和 variables）。網(wǎng)絡(luò)和變量同時(shí)具有類型和數(shù)據(jù)類型特性。類型表示信號(hào)為...

2023-02-09 標(biāo)簽：網(wǎng)絡(luò)Verilog System 1.3k 0

SpinalHDL BlackBox時(shí)鐘與復(fù)位

在SpinalHDL中使用之前已有的Verilog等代碼的時(shí)候需要將這些代碼包在一個(gè)BlackBox里面，但是如果這些代碼里面有時(shí)鐘和復(fù)位，我們需要怎么...

2023-05-04 標(biāo)簽：Verilog 時(shí)鐘 HDL 1.3k 0

分享一些SystemVerilog的coding guideline

本文分享一些SystemVerilog的coding guideline。

2023-11-22 標(biāo)簽：二進(jìn)制 Verilog 數(shù)字電路 1.2k 0

Verilog在設(shè)計(jì)時(shí)候的不方便地方

從Verilog發(fā)布到今天，其已經(jīng)經(jīng)歷了四十年的風(fēng)雨，早期的“電路”設(shè)計(jì)Verilog的確很方便，尤其在那個(gè)年代，其也崔進(jìn)了集成電路的發(fā)展。但是“老”不...

2022-08-02 標(biāo)簽：Verilog 鎖存器變量 1.2k 0

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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