利用FPGA技術(shù)實(shí)現(xiàn)數(shù)字通信中的交織器和解交織器

摘要：介紹用ＦＰＧＡ實(shí)現(xiàn)數(shù)字通信中的交、解交織器的一種比較通用的方案，詳細(xì)說明了設(shè)計(jì)中的一些問題及解決辦法。還介紹了一種實(shí)現(xiàn)ＦＰＧＡ中信號(hào)延時(shí)的方法。

2009-06-20 標(biāo)簽：FPGA 1.6k 0

用FPGA設(shè)計(jì)軟件無線電和調(diào)制解調(diào)器

本文以16-QAM RF發(fā)射數(shù)據(jù)泵的設(shè)計(jì)為例，介紹利用FPGA設(shè)計(jì)數(shù)字濾波器的技巧和器件選擇方法，說明執(zhí)行分布式計(jì)算時(shí)FPGA比DSP的優(yōu)越之處。 ...

2009-06-20 標(biāo)簽：FPGA 896 0

FPGA在多進(jìn)制正交擴(kuò)頻通信系統(tǒng)中的應(yīng)用

摘 要： 討論了高速無線分組網(wǎng)絡(luò)中多進(jìn)制正交擴(kuò)頻通信系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)，其中在系統(tǒng)核心部分的擴(kuò)頻編碼調(diào)制和解調(diào)等很多功能都由FPGA來完成，并對(duì)此進(jìn)行了詳...

2009-06-20 標(biāo)簽：FPGA 1.3k 0

同步數(shù)字體制（SDH）數(shù)字交叉連接（SDXC）矩陣的設(shè)計(jì)原理

要：介紹了一種基于現(xiàn)場(chǎng)可編程邏輯陣列（FPGA）的同步數(shù)字體制（SDH）數(shù)字交叉連接（SDXC）矩陣的設(shè)計(jì)原理，該矩陣可以實(shí)現(xiàn)2條STM-1輸入信號(hào)中1...

2009-06-20 標(biāo)簽：fpgasdh 4.2k 0

基于FPGA的直接數(shù)字頻率合成器的設(shè)計(jì)和實(shí)現(xiàn)

摘要：介紹了利用Altera的FPGA器件（ACEX EP1K50）實(shí)現(xiàn)直接數(shù)字頻率合成器的工作原理、設(shè)計(jì)思想、電路結(jié)構(gòu)和改進(jìn)優(yōu)化方法。 關(guān)鍵詞：直接數(shù)字

2009-06-20 標(biāo)簽：FPGA 771 0

基于模糊控制的遲早門同步器及其FPGA實(shí)現(xiàn)

摘要：介紹了遲早門同步器的基本工作原理，提出了在遲早門同步器中引入模糊邏輯控制獲得較小相位抖動(dòng)的方法，給出了遲早門同步器在ＦＰＧＡ上的

2009-06-20 標(biāo)簽：FPGA 957 0

自適應(yīng)算術(shù)編碼的FPGA實(shí)現(xiàn)

摘要： 在簡(jiǎn)單介紹算術(shù)編碼和自適應(yīng)算術(shù)編碼的基礎(chǔ)上，介紹了利用FPGA器件并通過VHDL語(yǔ)言描述實(shí)現(xiàn)自適應(yīng)算術(shù)編碼的過程。整個(gè)編碼系統(tǒng)在LTERA公司的...

2009-06-20 標(biāo)簽：FPGA 1.3k 0

FPGA在軟件無線電中的應(yīng)用

摘 要 ：本文結(jié)合各種實(shí)際測(cè)試介紹了羅德與施瓦茨公司的手持式頻譜儀R&S FSH在發(fā)射機(jī)與天饋線測(cè)試、無線電干擾查處以及電磁兼容診斷測(cè)試中的應(yīng)用。

2009-06-20 標(biāo)簽：FPGA 792 0

利用FPGA實(shí)現(xiàn)多路話音/數(shù)據(jù)復(fù)接設(shè)備

摘 要： 本文利用FPGA完成了8路同步話音及16路異步數(shù)據(jù)的復(fù)接與分接過程，并且實(shí)現(xiàn)了復(fù)接前的幀同步捕獲和利用DDS對(duì)時(shí)鐘源進(jìn)行分頻得到所需時(shí)鐘的過程。該設(shè)計(jì)

2009-06-20 標(biāo)簽：FPGA 763 0

錯(cuò)誤檢測(cè)與糾正電路的設(shè)計(jì)與實(shí)現(xiàn)

摘　要：針對(duì)一些惡劣的電磁環(huán)境對(duì)隨機(jī)存儲(chǔ)器（RAM）電路誤碼影響的情況，根據(jù)糾錯(cuò)編碼的基本原理，提出簡(jiǎn)單實(shí)用的能檢查兩位錯(cuò)誤并自動(dòng)糾正一位錯(cuò)誤的EDAC

2009-06-20 標(biāo)簽：fpgavhdl 1.1k 0

基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)

摘要：簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHD...

2009-06-20 標(biāo)簽：FPGACPLD 830 0

基于FPGA的多種形式分頻的設(shè)計(jì)與實(shí)現(xiàn)

摘 要： 本文通過在QuartursⅡ開發(fā)平臺(tái)下，一種能夠?qū)崿F(xiàn)等占空比、非等占空比整數(shù)分頻及半整數(shù)分頻的通用分頻器的FPGA設(shè)計(jì)與實(shí)現(xiàn)，介紹了利用VHDL硬件描

2009-06-20 標(biāo)簽：FPGA 717 0

基于FPGA的高頻時(shí)鐘的分頻和分配設(shè)計(jì)

摘要：介紹了為PET（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供時(shí)間基準(zhǔn)而設(shè)計(jì)的一種新型高頻時(shí)鐘扇出電路。該電路利用FPGA芯片來實(shí)現(xiàn)對(duì)高頻時(shí)鐘的分頻

2009-06-20 標(biāo)簽：FPGA 1.5k 0

基于SYSTEM C的FPGA設(shè)計(jì)方法

摘 要： 隨著VLSI的集成度越來越高，設(shè)計(jì)也越趨復(fù)雜。傳統(tǒng)的設(shè)計(jì)方法如原理圖輸入、HDL語(yǔ)言描述在進(jìn)行復(fù)雜系統(tǒng)設(shè)計(jì)時(shí)，設(shè)計(jì)效率往往比較低。特別是在

2009-06-20 標(biāo)簽：FPGA 571 0

Verilog HDL語(yǔ)言在FPGA/CPLD開發(fā)中的應(yīng)用

摘 要：通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用Verilog HDL語(yǔ)言開發(fā)FPGA/CPLD的方法，并通過與其他各種輸入方式的比較，顯示出使用Verilog HDL...

2009-06-20 標(biāo)簽：fpgaVerilog 2.3k 0

基于多種EDA工具的FPGA設(shè)計(jì)

摘要：介紹了利用多種EDA工具進(jìn)行FPGA設(shè)計(jì)的實(shí)現(xiàn)原理及方法，其中包括設(shè)計(jì)輸入、綜合、功能仿真、實(shí)現(xiàn)、時(shí)序仿真、配置下載等具體內(nèi)容。并以實(shí)際操作介紹了

2009-06-20 標(biāo)簽：FPGA 664 0

低功耗FPGA設(shè)計(jì)技術(shù)

一、前言    隨著系統(tǒng)功率預(yù)算的不斷緊縮，迫切需要新型低功率元器件。對(duì)通信基礎(chǔ)設(shè)施而言

2009-06-20 標(biāo)簽：FPGA 751 0

低電壓PLD/FPGA的供電設(shè)計(jì)

由于半導(dǎo)體制造工藝的原因，低電壓器件的成本比傳統(tǒng)5V器件更低，性能更優(yōu)，加上多數(shù)器件的I/O腳可以兼容5v/3.3v TTL電平，可以直接使用在原有系統(tǒng)...

2009-06-20 標(biāo)簽：fpgapld 1.2k 0

從FPGA轉(zhuǎn)換到門陣列

概述    從FPGA或PLD轉(zhuǎn)換到門陣是經(jīng)濟(jì)高效的，有時(shí)甚至只需幾百個(gè)單元就能實(shí)現(xiàn)。這已經(jīng)引起越來越多設(shè)計(jì)者提出同樣的問...

2009-06-20 標(biāo)簽：FPGA 556 0