手把手用Verilog實現(xiàn)FIR濾波器

首先需要把FIR最基本的結(jié)構(gòu)實現(xiàn)，也就是每個FIR抽頭的數(shù)據(jù)與其抽頭系數(shù)相乘這個操作。由頂層文件對這個基本模塊進行多次調(diào)用。

2023-06-19 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計FIR 4.5k 0

vivado主界面及設(shè)計流程

Vivado設(shè)計主界面，它的左邊是設(shè)計流程導(dǎo)航窗口，是按照FPGA的設(shè)計流程設(shè)置的，只要按照導(dǎo)航窗口一項一項往下進行，就會完成從設(shè)計輸入到最后下載到開發(fā)...

2023-09-17 標(biāo)簽：FPGA設(shè)計寄存器TCL 4.5k 0

always組合邏輯塊的講解和譯碼器的實現(xiàn)

always 語句是重復(fù)執(zhí)行的。always 語句塊從 0 時刻開始執(zhí)行其中的行為語句；當(dāng)執(zhí)行完最后一條語句后，便再次執(zhí)行語句塊中的第一條語句，如此循環(huán)反復(fù)。

2023-05-22 標(biāo)簽：FPGA設(shè)計led燈譯碼器 4.4k 0

電平設(shè)計基礎(chǔ)：電平匹配設(shè)計

單端邏輯電平的匹配是我們平時在硬件設(shè)計中最經(jīng)常碰到的，我們在《TTL&CMOS電平》章節(jié)中已經(jīng)對TTL和COMS電平的匹配設(shè)計做了一些分析，一般...

2023-06-25 標(biāo)簽：二極管FPGA設(shè)計MOS管 4.3k 0

技術(shù) | 詳解 FPGA 電源排序的四種方案

今天我們將詳細說明可根據(jù)系統(tǒng)所要求的復(fù)雜程度來實現(xiàn)的電源排序解決方案。

2019-06-25 標(biāo)簽：電源FPGA設(shè)計 4.3k 0

請問create_generated_clock該怎么使用呢？

FPGA設(shè)計中，生成時鐘分為兩大類：自動生成時鐘和用戶生成時鐘。

2024-01-25 標(biāo)簽：FPGA設(shè)計PLL電路 4.3k 0

Zynq高速串行CMOS接口的設(shè)計與實現(xiàn)

現(xiàn)在CMOS傳感器的分辨率越來越大，對應(yīng)的，對數(shù)據(jù)傳輸接口的要求也越來越高。

2023-06-28 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計寄存器 4.3k 0

FPGA設(shè)計之tcl腳本的應(yīng)用

目前已經(jīng)學(xué)完了基礎(chǔ)實驗，這里要介紹Quatus自帶的兩個非常重要的功能，第一個是tcl腳本，第二個是SignalTap（下一篇）。

2023-09-07 標(biāo)簽：fpgaFPGA設(shè)計TCL 4.2k 0

基于FPGA設(shè)計的醫(yī)學(xué)監(jiān)測用視力測試儀設(shè)計

實現(xiàn)用FPGA隨機生成不同方向的E， 通過VGA接口在顯示器上顯示，判斷測試者按的按鍵方向是否正確，通過幾輪測試計算并顯示最終視力測試結(jié)果的功能

2017-08-11 標(biāo)簽：fpgaFPGA設(shè)計視力測試儀 4.2k 2

如何使用Verilog硬件描述語言描述時序邏輯電路？

時序邏輯電路的特點是輸出信號不僅與電路的輸入有關(guān)，還與電路原來的狀態(tài)有關(guān)。

2023-09-17 標(biāo)簽：FPGA設(shè)計反相器D觸發(fā)器 4.2k 0

Xilinx FPGA AXI4總線（二）用實例介紹5個讀寫通道

AXI4協(xié)議是一個點對點的主從接口協(xié)議，數(shù)據(jù)可以同時在主機（Master）和從機（Slave）之間**雙向** **傳輸** ，且數(shù)據(jù)傳輸大小可以不同。

2023-06-21 標(biāo)簽：FPGA設(shè)計FIFO存儲BRAM 4.2k 0

用Verilog在FPGA上實現(xiàn)低通濾波器

在本文中，我們將簡要介紹不同類型的濾波器，然后學(xué)習(xí)如何實現(xiàn)移動平均濾波器并使用CIC架構(gòu)對其進行優(yōu)化。

2023-10-02 標(biāo)簽：FPGA設(shè)計低通濾波器加法器 4.1k 0

通過HLS封裝一個移位流水燈的程序案例

當(dāng)我們安裝好Vivado 的時候，也同時裝好了Vivado HLS.。 這是個什么東西？我就有一種想一探究的感覺。網(wǎng)上一查，Vivado High-Le...

2020-10-14 標(biāo)簽：FPGA設(shè)計XilinxC++ 4.1k 0

FPGA設(shè)計中幾種常見的反壓方式

FPGA的設(shè)計中，一個前級模塊A向下游模塊B發(fā)送數(shù)據(jù)，如下圖所示，當(dāng)下游模塊B不能及時處理數(shù)據(jù)時，希望前級模塊A停止發(fā)送數(shù)據(jù)，這個時候模塊B會通過一個反...

2023-09-06 標(biāo)簽：fpga模塊FPGA設(shè)計 4k 0

FPGA開發(fā)經(jīng)驗分享：基于JESD204B的LMK04821芯片項目開發(fā)

今天給各位大俠帶來一篇項目開發(fā)經(jīng)驗分享基于JESD204B的LMK04821芯片項目開發(fā)，這是本人實打?qū)嵉捻椖块_發(fā)經(jīng)驗，希望可以給有需要的大俠提供一些參...

2020-04-21 標(biāo)簽：fpgaFPGA設(shè)計寄存器 3.9k 0

淺析FPGA的調(diào)試-內(nèi)嵌邏輯分析儀(SignalTap)原理及實例

對于FPGA調(diào)試，主要以Intel FPGA為例，在win10 Quartus ii 17.0環(huán)境下進行仿真和調(diào)試，開發(fā)板類型EP4CE15F17。

2024-01-12 標(biāo)簽：FPGA設(shè)計寄存器狀態(tài)機 3.9k 0

FPGA專家教您如何在FPGA設(shè)計中使用HLS

Luke Miller并非一開始就是HLS（高層次綜合）的倡導(dǎo)者。在使用早期的工具版本的時候，他似乎有過一些糟糕的經(jīng)歷。

2017-02-10 標(biāo)簽：FPGAFPGA設(shè)計HLS 3.9k 0