基于單片機(jī)的正弦信號發(fā)生器的設(shè)計

摘 要 ：本系統(tǒng)采用AT89S51單片機(jī)為核心，輔以必要的模擬，數(shù)字電路，構(gòu)成了一個基于DDS技術(shù)的正弦波信號發(fā)生器。該軟件系統(tǒng)采用4*4鍵盤操作，以菜...

2012-07-31 標(biāo)簽：單片機(jī)VCODDS 3.2萬 0

一種基于DDS的高速定時同步方法

定時同步是高速數(shù)據(jù)傳輸?shù)年P(guān)鍵技術(shù)也是難點問題。在對鎖相環(huán)數(shù)字化設(shè)計、DDS原理結(jié)構(gòu)和參數(shù)設(shè)計進(jìn)行研究的基礎(chǔ)上，提出了一種基于DDS的高速定時同步方法，對...

2012-07-20 標(biāo)簽：鎖相環(huán)DDS定時同步 2.3k 0

基于DSP和DDS的商品防竊監(jiān)視器掃頻信號源

在數(shù)字化技術(shù)飛速發(fā)展的今天，由直接數(shù)字頻率合成（DDS）技術(shù)產(chǎn)生所需要的信號波形，是EAS掃頻信號發(fā)生電路發(fā)展的趨勢。筆者采用AD公司的AD9834型D...

2012-05-08 標(biāo)簽：DSPDDSTMS320VC5410 2.2k 0

基于DDS理論的多模式多波形雷達(dá)信號源設(shè)計

雷達(dá)信號源的設(shè)計在雷達(dá)測試中有著非常重要的作用。FPGA具有集成度高、通用性好、設(shè)計靈活、編程方便等諸多優(yōu)點，因此采用AD9854和FPGA來設(shè)計雷達(dá)信號源。

2012-02-10 標(biāo)簽：DDS雷達(dá)信號源 2.8k 0

新型DDS器件產(chǎn)生正弦波信號和各種調(diào)制信號的設(shè)計

設(shè)計了一種采用新型DDS器件產(chǎn)生正弦波信號和各種調(diào)制信號的設(shè)計方法。采用該方法設(shè)計的正弦信號發(fā)生器具有系統(tǒng)結(jié)構(gòu)簡單，界面友好等特點。

2012-01-10 標(biāo)簽：DDS調(diào)制信號正弦信號 7.5k 0

CPLD實現(xiàn)DDS正弦信號發(fā)生器設(shè)計

本文實現(xiàn)了DDS正弦信號的發(fā)生，限于CPLD的128宏單元不夠用也不知道怎么優(yōu)化，后來就干脆把按鍵、頻率顯示、頻率控制字交給單片機(jī)控制產(chǎn)生，再由單片機(jī)講...

2011-11-18 標(biāo)簽：CPLDDDS 3.1k 0

DDS掃頻技術(shù)實現(xiàn)寄生電感測量儀

本文介紹了一種利用LC 諧振原理測量電容自身 寄生電感 的方法。利用直接數(shù)字合成器產(chǎn)生可編程的掃頻信號激勵含有寄生電感的電容，同時采用對數(shù)檢波器對經(jīng)過待...

2011-10-24 標(biāo)簽：電感DDS 3.6k 0

DDS芯片基礎(chǔ)介紹

DDS至少包括帶相位調(diào)制器的數(shù)字控制振蕩器(NCO)、將相位信息轉(zhuǎn)換為幅度的模塊，以及數(shù)模轉(zhuǎn)換器(DAC)三個部分。在DAC之前可能還會有一個同相/正交...

2011-10-08 標(biāo)簽：DDS芯片DDS 1.3萬 0

基于DDS的超聲波電機(jī)測試電源設(shè)計

超聲波電機(jī)(USM)具有能夠直接輸出低轉(zhuǎn)速大力矩，瞬態(tài)響應(yīng)快(可達(dá)ms量級)、定位精度高(可達(dá)nm量級)，無電磁干擾等諸多優(yōu)點。USM的運行需要有兩路具...

2011-10-02 標(biāo)簽：FPGADDS測試電源 3k 0

基于Verilog HDL的DDS設(shè)計與仿真

直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。

2011-09-28 標(biāo)簽：DDSVerilog HDL 4.9k 0

DDS+MCU實現(xiàn)運算放大器參數(shù)測量系統(tǒng)

本文提供了一種采用可編程DDS芯片和MCU的測量系統(tǒng),可自動測量集成運放的5項基本參數(shù),以小液晶屏顯示測量結(jié)果,并可根據(jù)需要打印測量的結(jié)果

2011-09-20 標(biāo)簽：MCU運算放大器DDS 3.8k 0

基于FPGA的DDS信號發(fā)生器設(shè)計

函數(shù)信號發(fā)生器的實現(xiàn)方法通常是采用分立元件或單片專用集成芯片，但其頻率不高，穩(wěn)定性較差，且不易調(diào)試，開發(fā)和使用上都受到較大限制。隨著可編程邏輯器件(FP...

2011-09-19 標(biāo)簽：FPGADDS信號發(fā)生器 3.4萬 1

基于DDS技術(shù)的超聲波功率源的設(shè)計

本文提出了一種基于現(xiàn)場可編程邏輯門陣列(FPGA)的DDS技術(shù)用來產(chǎn)生超聲波功率源的方案，并已將其應(yīng)用在實際的聲學(xué)研究中。

2011-09-08 標(biāo)簽：FPGA超聲波DDS 2.7k 0

DDS器件AD9858實現(xiàn)復(fù)雜雷達(dá)信號源

本文簡要介紹DDS器件AD9858的系統(tǒng)結(jié)構(gòu)和基本原理,以及使用AD9858實現(xiàn)復(fù)雜雷達(dá)信號源的原理和方法,并以AD9858產(chǎn)生二相碼為例,說明了AD9...

2011-08-24 標(biāo)簽：信號源雷達(dá)DDS 3.2k 0

一種DDS的優(yōu)化設(shè)計

，本文將在對DDS的基本原理進(jìn)行深入理解的基礎(chǔ)上，采用多級流水線控制技術(shù)對DDS的VHDL語言實現(xiàn)進(jìn)行優(yōu)化，把該設(shè)計適配到Xilinx公司的最新90nm...

2011-08-22 標(biāo)簽：DDS 2.6k 1

基于FPGA的DDS+DPLL跳頻信號源設(shè)計

本文主要研究了一種基于FPAG、自頂向下、模塊化、用于頻率綜合器的全數(shù)字鎖相環(huán)設(shè)計方法。應(yīng)用Verilog硬件描述語言使設(shè)計更加靈活，不僅縮短了設(shè)計周期...

2011-08-20 標(biāo)簽：FPGADDSDPLL 3.2k 0

基于二階相位擾動的DDS雜散抑制新方法

在研究基本相位擾動法的基礎(chǔ)上，提出了一種新的二階相位擾動法，該方法可使雜散分量的抑制達(dá)到每相位位18 dB。因此在同樣雜散精度的要求下，使用該方法的設(shè)計...

2011-08-19 標(biāo)簽：DDS相位擾動雜散抑制 2.9k 0

基于DDS+PLL在電臺設(shè)計中的應(yīng)用

本文將介紹DDS和PLL的工作原理，并結(jié)合一電臺(工作頻率2 MHz～500 MHz)的設(shè)計，給出DDS做參考的PLL頻率合成器的設(shè)計方案。

2011-07-18 標(biāo)簽：電臺PLLDDS 6.4k 0

基于FPGA的DDS勵磁恒流源設(shè)計

文中提出一種基于FPGA的DDS信號發(fā)生器。信號發(fā)生電路采用直接數(shù)字頻率合成技術(shù)，即DDS(Direct Digital Frequency Synth...

2011-07-16 標(biāo)簽：FPGADDS 2.3k 0