本參考手冊詳細(xì)描述了Accellera為使用Verilog硬件描述語言在更高的抽象層次上進(jìn)行系統(tǒng)的建模和驗證所作的擴(kuò)展。這些擴(kuò)展將Verilog語言推向了系統(tǒng)級空間和驗證級空間。SystemVerilog構(gòu)建于IEEE Verilog 2001委員會所作的工作之上。
“Verilog”或“Verilog-2001”指的是IEEE Std. 1364-2001 Verilog硬件描述語言標(biāo)準(zhǔn)；
“SystemVerilog”指的是Accellera對Verilog-2001標(biāo)準(zhǔn)所作的擴(kuò)展。
?在本參考手冊中對Verilog語言的幾個版本進(jìn)行了如下的編號：
“Verilog 1.0”指的是IEEE Std. 1364-1995 Verilog硬件描述語言標(biāo)準(zhǔn)，也被稱作Verilog-1995；
“Verilog 2.0” 指的是IEEE Std. 1364-2001 Verilog硬件描述語言標(biāo)準(zhǔn)，一般稱之為Verilog-2001。這一版本的Verilog包含了自從Verilog在1990年向公共領(lǐng)域開放以來所作的首次具有革新意義的增強(qiáng)；
“SystemVerilog 3.x”指的是Verilog-2001加上為在更高的抽象層次上進(jìn)行系統(tǒng)建模和驗證所作的擴(kuò)展，也就是在本參考手冊中描述的版本；
SystemVerilog 3.0在2002年六月被批準(zhǔn)為Accellera標(biāo)準(zhǔn)，主要針對高層結(jié)構(gòu)建模進(jìn)行了增強(qiáng)；
SystemVerilog 3.1在2003年五月被批準(zhǔn)為Accellera標(biāo)準(zhǔn)，主要針對高級驗證和C語言集成進(jìn)行了增強(qiáng)；
SystemVerilog 3.1a在2004年四月被批準(zhǔn)為Accellera標(biāo)準(zhǔn)，包括了對SystemVerilog 3.1手冊所作的修正和解釋。同時對Verilog進(jìn)行了更多的增強(qiáng)，例如SystemVerilog結(jié)構(gòu)的VCD和PLI規(guī)范等。
在Accellera HDL+Technical小組委員會的指導(dǎo)之下，Accellera正在為增強(qiáng)Verilog進(jìn)行著持續(xù)的努力。這個委員會也會在SystemVerilog 3.1a之上繼續(xù)為Verilog進(jìn)行更多的增強(qiáng)。
SystemVerilog構(gòu)建于Verilog-2001之上。SystemVerilog改進(jìn)了Verilog代碼的生產(chǎn)率、可讀性以及可重用性。SystemVerilog中的語言增強(qiáng)提供了更加簡潔的硬件描述，同時又為SystemVerilog能夠使用現(xiàn)存的工具進(jìn)入當(dāng)前的硬件實現(xiàn)流程提供了一個簡單的途徑。這些增強(qiáng)還為被控的測試平臺開發(fā)、隨機(jī)約束的測試平臺開發(fā)、覆蓋驅(qū)動的驗證、以及基于斷言的驗證提供了廣泛的支持。
SystemVerilog為Verilog-2001加入了擴(kuò)展的結(jié)構(gòu)和新的結(jié)構(gòu)，包括：
對數(shù)據(jù)類型的擴(kuò)展，能夠產(chǎn)生更好的代碼封裝，代碼也更加簡潔，并且能夠產(chǎn)生更嚴(yán)格的規(guī)范；
C語言數(shù)據(jù)類型：int、typedef、struct、union、enum；
其它數(shù)據(jù)類型：有界隊列、logic（0、1、X、Z）、bit（0、1）以及安全的標(biāo)簽聯(lián)合體；
動態(tài)數(shù)據(jù)類型：字符串、類、動態(tài)隊列、動態(tài)數(shù)組、包含自動存儲空間管理的聯(lián)合數(shù)組使得用戶從存儲單元釋放方面的問題中解脫出來；
動態(tài)強(qiáng)制類型轉(zhuǎn)換與位流強(qiáng)制類型轉(zhuǎn)換；
基于單個變量實例的自動/靜態(tài)說明；
為了獲得簡潔的描述對操作符進(jìn)行了擴(kuò)展；
通配等式與通配不等式；
使用內(nèi)建方法對語言進(jìn)行了擴(kuò)展；
操作符過載；
流操作符；
集合成員資格；
擴(kuò)展的過程語句；
選擇語句中作用于標(biāo)簽聯(lián)合體的模式匹配；
增強(qiáng)的循環(huán)語句加上foreach語句；
類似于C的跳轉(zhuǎn)語句：return、break、continue；
在仿真結(jié)束時執(zhí)行的final塊（與initial塊相反）；
擴(kuò)展的事件控制和序列控制；
增強(qiáng)的進(jìn)程控制；
擴(kuò)展了always塊以便使仿真和綜合具有一致的結(jié)果；
擴(kuò)展了fork…join以便對流水線建模以及進(jìn)行增強(qiáng)的進(jìn)程控制；
精細(xì)的進(jìn)程控制
增強(qiáng)的任務(wù)與函數(shù)；
類似于C語言的void函數(shù)；
通過引用傳遞；
缺省參數(shù)；
通過名字傳遞；
可選的參數(shù)；
為DPI（直接編程接口）導(dǎo)入/導(dǎo)出函數(shù)；
類：面向?qū)ο蟮臋C(jī)制提供了抽象、封裝和安全指針的能力；
利用隨機(jī)約束支持自動化的測試平臺；
進(jìn)程間的通信同步；
semaphore；
mailbox；
事件擴(kuò)展、事件變量、以及事件定序；
調(diào)度語義的解釋和擴(kuò)展；
基于周期的功能性：時鐘控制塊和基于周期的特性能夠簡化開發(fā)過程、提高可維護(hù)性、以及改進(jìn)可重用性；
基于周期的信號驅(qū)動與采樣；
同步采樣；
無風(fēng)險的程序語境
為驗證設(shè)計意圖和功能覆蓋意圖而采用的斷言機(jī)制；
特性與序列聲明；
使用動作塊的斷言和覆蓋語句
支持?jǐn)U展的層次；
使用為進(jìn)行可控的訪問而具有導(dǎo)入功能的包來封裝聲明；
編譯單元范圍內(nèi)的嵌套模塊以及支持分離編譯的外部模塊；
擴(kuò)展了端口聲明以便支持接口、事件和變量；
$root提供了通過層次引用來明確訪問的能力；
通過接口來封裝通信以及推動“面向通信”的設(shè)計；
功能覆蓋
使用直接編程接口（DPI）與其它語言（例如C）進(jìn)行清晰、有效的互操作；
斷言API；
覆蓋API；
數(shù)據(jù)讀API；
為SystemVerilog結(jié)構(gòu)所作的VPI擴(kuò)展
并發(fā)斷言的形式語義