會(huì)翻開這本筆記的讀者，估計(jì)你們都受夠了參考書的“權(quán)威”，即使把厚厚的參考書都啃完了，發(fā)覺自己對(duì)Verilog HDL 語言的理解還是“迷迷糊糊”。呵呵，筆者也是過來人，筆者當(dāng)然清楚這樣的心情，那種感覺真的是想“涅破了蛋蛋”。當(dāng)讀者還沒有進(jìn)入正章之前，筆者有責(zé)任幫讀者們來個(gè)簡(jiǎn)單的掃盲掃盲。掃盲的目的有許多，第一是更進(jìn)一步刷新讀者對(duì)Verilog HDL 語言的認(rèn)識(shí)。第二則是可以清楚表達(dá)筆記所要討論的范圍。

　　各種的HDL 語言

　　很多進(jìn)入FPGA 世界不久得朋友，第一個(gè)要學(xué)習(xí)當(dāng)然是HDL 語言，在網(wǎng)上流行的有Verilog 和VDL 這兩個(gè)HDL 語言。如果讀者是VDL HDL 語言的愛好者，那么讀者可以立即把這本筆記關(guān)了。在筆者的眼中VDL 太石板了，好像帶著三角眼睛的中年女老師，對(duì)男學(xué)生都要求和尚頭；對(duì)女生的裙字一定要長裙，這就是VDL 給筆者的印象。

　　筆者不是說它不好，只是筆者嫌它麻煩而已。反之Verilog 卻像是一個(gè)活潑而且愛搗蛋的小男孩，我們知道小男孩的思想很簡(jiǎn)單卻很俏皮，我們要很難捉拿它。網(wǎng)上有一個(gè)很常見的問題：“學(xué)習(xí)VDL HDL 好？還是學(xué)習(xí)Verilog HDL 好？”。.. 唉~朋友，很多問題的答案都是明顯的。筆者會(huì)很好客的說：“來來來！Verilog HDL 很有趣也很好玩，不要理那個(gè)石板的VDL HDL”。

　　“為什么筆記選擇Verilog HDL 語言？”

　　嗯。.. 這個(gè)問題筆者也很難回答，筆者是被特權(quán)同學(xué)帶入這個(gè)世界的。當(dāng)時(shí)學(xué)習(xí)的時(shí)候沒有考慮那么多，但是后來發(fā)現(xiàn)到Verilog HDL 語言有太多的潛能了，筆者不小心就陷入研究它的陷阱了。Verilog HDL 語言的語法和格式都比較隨便，它沒有VDL HDL 語言那么嚴(yán)謹(jǐn)，可能是這個(gè)原因吧？事實(shí)上選擇VDL HDL 語言也好，還是選擇VerilogHDL 語言也好，都是一些蘿卜青菜的問題（各有所愛）。筆者自身不喜歡受限制太多，故Verilog HDL 語言和筆記意氣相投，所以筆者最終還是選擇了它。

　　HDL 語言的層次

　　有一個(gè)很好笑的話題，老師常常都說HDL 語言的層次是匯編語言和C 語言的之間。假設(shè)匯編語言是低級(jí)語言，C 語言是高級(jí)語言，那么HDL 語言既是不上又不?。堪」?，如果站在人類之中它亦是不男也不女。我們不需要為這個(gè)無聊的話題，浪費(fèi)太多思考的時(shí)間。HDL 語言的英文全名是Hardware Description Language ，中文譯名就是硬件描述語言。事實(shí)上無論是匯編語言也好還是C 語言也好，它們的作用就是用來控制處理器，反之HDL 語言的作用只是用來建立一個(gè)硬件的模塊而已。

　　打個(gè)比方，假設(shè)有一個(gè)c51 單片機(jī)的串口硬件，我們可以使用匯編語言去控制它，我們也可以使用C 語言去控制它。但是站在HDL 語言的角度上，我們可以建立一個(gè)受控制的串口硬件模塊，我們也可以建立一個(gè)不受控制（是自動(dòng)的意思，而不是暴走的意思）的串口硬件模塊，當(dāng)然我們也可以用HDL 去控制一個(gè)可以受控制的串口硬件模塊。從這一點(diǎn)，我們就可以看出HDL 語言和匯編語言與C 語言基本上就在不同的層次上的東東，我們又何為把它們來作比較呢？但是在一些標(biāo)準(zhǔn)上HDL 語言卻是硬件語言又是低級(jí)語言（凡是涉及硬件的通通都被打入低級(jí)語言的冷宮），總而言之HDL 語言的層次就是很曖昧就是了。

　　實(shí)際上還有不同層次級(jí)的HDL 語言，如SystemVerilog 或者SystemC。傳言上它們都是系統(tǒng)級(jí)的HDL 語言，相比之下Verilog HDL 語言和VDL HDL 語言的層次都稱為模塊級(jí)。但是這些層次的區(qū)分一點(diǎn)也不重要，只要把Verilog HDL 語言掌握得好，讀者什么層次都可以實(shí)現(xiàn)。