本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA教程之FPGA入門閃爍燈實(shí)驗(yàn)的詳細(xì)資料說明。

　　實(shí)驗(yàn)任務(wù)

　　讓實(shí)驗(yàn)板上的8 個(gè)LED 周期性的閃爍。通過這個(gè)實(shí)驗(yàn)，熟悉并掌握采用計(jì)數(shù)與判斷的方式來實(shí)現(xiàn)分頻的Verilog HDL 的編程方法以及Quartus II 軟件的使用方法和開發(fā)流程。

　　實(shí)驗(yàn)環(huán)境

　　硬件實(shí)驗(yàn)環(huán)境為艾米電子工作室型號(hào)EP2C8Q208 增強(qiáng)版開發(fā)套件。軟件實(shí)驗(yàn)環(huán)境為Quartus II 8.1 開發(fā)軟件。

　　實(shí)驗(yàn)原理

　　艾米電子工作室開發(fā)套件板載50MHz 的時(shí)鐘源，假如我們直接把它輸入到發(fā)光二極管LED，由于人眼的延遲性，我們將無法看到LED 閃爍，認(rèn)為它一直亮著。如果我們期望看到閃爍燈，就需要將時(shí)鐘源的頻率降低后再輸出。本實(shí)驗(yàn)采用計(jì)數(shù)與判段的方式來實(shí)現(xiàn)降低時(shí)鐘源的頻率。計(jì)數(shù)電路可用計(jì)數(shù)器實(shí)現(xiàn)，每來一個(gè)時(shí)鐘脈沖CLK，計(jì)數(shù)器就加1，而每當(dāng)判斷出計(jì)數(shù)器達(dá)到某個(gè)數(shù)值時(shí)，把輸出狀態(tài)求反，就使得8 個(gè)LED 的亮滅反轉(zhuǎn)一次，即：周期性的輸出高電平“1”和低電平“0”。這樣設(shè)計(jì)相當(dāng)于把50MHz 的時(shí)鐘源分頻后輸出。如果最終要使得LED 1S 閃爍一次，即輸出1Hz 的時(shí)鐘脈沖，讓計(jì)數(shù)器計(jì)到25000000 便可以讓LED 亮0.5 秒、滅0.5 秒。