高性能計(jì)算正經(jīng)歷著根本性的變化。能耗和散熱的需求也逐漸成為限制了大型數(shù)據(jù)中心的不斷擴(kuò)張的瓶頸。這些變化推動(dòng)著高性能計(jì)算不斷發(fā)展新的計(jì)算技術(shù)?？?a href='http://www.qiaming.cn/v/tag/1315/' target='_blank' class='arckwlink_none'>編程邏輯陣列技術(shù)是一項(xiàng)能夠在提高性能的同時(shí)降低能耗技術(shù)。但是FPGA開(kāi)發(fā)面臨多重挑戰(zhàn)，在硬件上開(kāi)發(fā)并行的應(yīng)用程序，超過(guò)了許多現(xiàn)有開(kāi)發(fā)人員的知識(shí)，因而我們需要更加方便地編程工具來(lái)挖掘FPGA 的高性能計(jì)算潛力。高級(jí)綜合是項(xiàng)將高級(jí)語(yǔ)言的描述轉(zhuǎn)換成硬件結(jié)構(gòu)的行為描述的技術(shù)。

　　本文提出了基于數(shù)據(jù)驅(qū)動(dòng)的應(yīng)用類IP 核高級(jí)綜合的設(shè)計(jì)方法。課題從實(shí)際出發(fā)，設(shè)計(jì)一個(gè)可以實(shí)現(xiàn)的系統(tǒng)框架，而且要保證這個(gè)系統(tǒng)不僅使用方便，還能夠生成出高性能的加密硬件代碼。根據(jù)用戶的模塊化描述，生成軟件流程圖。將加密算法實(shí)現(xiàn)成為FPGA 可重構(gòu)的參數(shù)化IP 核，構(gòu)建參數(shù)化的IP 核庫(kù)。通過(guò)搜索算法，根據(jù)軟件流程圖和IP 核庫(kù)，生成并優(yōu)化硬件節(jié)點(diǎn)圖。最后，根據(jù)硬件節(jié)點(diǎn)圖，生成Verilog 代碼。

　　本文構(gòu)建了高效的IP 核庫(kù)，IP 核的表示和實(shí)現(xiàn)是可重構(gòu)加速器的硬件實(shí)現(xiàn)基礎(chǔ)。我們利用數(shù)據(jù)結(jié)構(gòu)來(lái)描述這些硬件IP 核的屬性和計(jì)算行為，為生成硬件流程圖的搜索算法提供了IP 核。本文將典型的密碼算法通過(guò)硬件實(shí)現(xiàn)，并由此構(gòu)建了面向密碼應(yīng)用的高性能加密模板庫(kù)。另外，還針對(duì)程序的循環(huán)、分支和其他結(jié)構(gòu)，設(shè)計(jì)了相應(yīng)的參數(shù)化模塊。

　　本文研究了面向硬件結(jié)構(gòu)的數(shù)據(jù)流圖優(yōu)化算法。根據(jù)前端生成的數(shù)據(jù)流圖，利用硬件模塊綁定算法生成硬件流圖。面向基于模塊的硬件流圖，本文主要通過(guò)重用模塊，以減少流水線的資源消耗；采用了公共子表達(dá)式消除，來(lái)優(yōu)化分支結(jié)構(gòu)；采用資源最佳算法來(lái)實(shí)現(xiàn)設(shè)計(jì)空間的探索。

　　最后通過(guò)構(gòu)建FPGA 原型系統(tǒng)，驗(yàn)證了本文提出的高級(jí)綜合框架。針對(duì)目標(biāo)FPGA 芯片對(duì)硬件系統(tǒng)的總體結(jié)構(gòu)進(jìn)行了設(shè)計(jì)。目標(biāo)系統(tǒng)中高級(jí)綜合生成的硬件代碼與頂層控制模塊一起集成到FPGA 中，構(gòu)成完整的FPGA 實(shí)現(xiàn)。最后對(duì)多個(gè)應(yīng)用程序的高級(jí)綜合進(jìn)行了示例，并進(jìn)行性能實(shí)現(xiàn)對(duì)比，實(shí)驗(yàn)結(jié)果顯示本文的高級(jí)綜合框架及優(yōu)化算法有著良好的效果。

　　高性能計(jì)算正經(jīng)歷著根本性的變化。新推出的通用處理器往往提供更多的核而不是更快的頻率。開(kāi)發(fā)人員再也不能依賴提高處理器頻率來(lái)提升現(xiàn)有的串行程序的性能。能耗和散熱的需求也逐漸成為限制大型數(shù)據(jù)中心不斷擴(kuò)張的瓶頸。這些變化推動(dòng)著高性能計(jì)算不斷發(fā)展新的計(jì)算技術(shù)。

　　可編程邏輯陣列技術(shù)是一項(xiàng)能夠在提高性能的同時(shí)降低能耗的技術(shù)。FPGA（Field Programmable Gate-Array，現(xiàn)場(chǎng)可編程門陣列）通過(guò)多種途徑開(kāi)發(fā)程序的并行性，大大提高了性能表現(xiàn)，并能夠降低能耗，從而直接地降低了計(jì)算成本。但是FPGA 開(kāi)發(fā)面臨多重挑戰(zhàn)，在硬件上開(kāi)發(fā)并行的應(yīng)用程序，超過(guò)了許多現(xiàn)有開(kāi)發(fā)人員的知識(shí)，因而需要更加方便地編程工具來(lái)挖掘FPGA 的高性能計(jì)算潛力。

　　高級(jí)綜合是一項(xiàng)將高級(jí)語(yǔ)言的描述轉(zhuǎn)換成硬件結(jié)構(gòu)的行為描述的技術(shù)。它允許開(kāi)發(fā)人員可以側(cè)重于抽象的功能設(shè)計(jì)和結(jié)構(gòu)描述。高級(jí)綜合技術(shù)可以顯著提高開(kāi)發(fā)人員的設(shè)計(jì)效率，縮短了產(chǎn)品的開(kāi)發(fā)周期，提高模塊重用。

　　FPGA 是高度可重構(gòu)的芯片。它由可編程邏輯塊和互聯(lián)模板組成。邏輯塊可以通過(guò)編程形成任意的算術(shù)運(yùn)算數(shù)字電路，任意地聯(lián)接。FPGA 通過(guò)多種途徑開(kāi)發(fā)程序的并行性，從而大大地提高了性能表現(xiàn)。其中，多個(gè)邏輯塊能夠組成眾多的專門處理單元（PE）來(lái)開(kāi)發(fā)數(shù)據(jù)級(jí)和任務(wù)級(jí)并行。此外，PE 還可以通過(guò)深度流水線的方法來(lái)開(kāi)發(fā)流水線型并行。例如，通過(guò)Celoxica［2］描述的FPGA 實(shí)現(xiàn)方法，以1/10甚至1/100 于CPU 的頻率，達(dá)到了20～300 倍的加速比。

　　FPGA 的能耗很低。通常情況下，F(xiàn)PGA 開(kāi)發(fā)板能耗的峰值小于30W，這只有當(dāng)前商用處理器的1/4～1/10 左右。降低能耗能直接降低計(jì)算成本，并且能夠在一個(gè)數(shù)據(jù)中心部署更多的計(jì)算節(jié)點(diǎn)。然而，這些性能的改善以及能耗的降低都取決于計(jì)算節(jié)點(diǎn)中的FPGA 可重構(gòu)芯片。因而高性能應(yīng)用的開(kāi)發(fā)人員必須能夠方便地編程來(lái)挖掘這種潛力。

　　高效利用FPGA 的芯片資源面臨諸多挑戰(zhàn)。FPGA 可重構(gòu)硬件具有大量的硬件資源，而且隨著技術(shù)的不斷發(fā)展，單片F(xiàn)PGA 芯片集成的器件數(shù)量急劇增長(zhǎng)，如何充分發(fā)揮這些硬件的能力也成為一個(gè)重要的問(wèn)題。設(shè)計(jì)完成的特定算法加速器，往往具有極強(qiáng)的針對(duì)性，只能在特定應(yīng)用中使用。所設(shè)計(jì)實(shí)現(xiàn)的算法加速器，并沒(méi)有考慮到硬件資源重用等問(wèn)題，每個(gè)FPGA 僅負(fù)責(zé)一個(gè)特定的算法加速，不利于降低系統(tǒng)成本、能耗，也不利于系統(tǒng)可靠性的提高。此外，高性能可重構(gòu)計(jì)算需求日新月異，對(duì)系統(tǒng)性能、可靠性、能耗等方面的約束不斷變化，僅采用一些簡(jiǎn)單的手工設(shè)計(jì)方法，已經(jīng)不能應(yīng)對(duì)這些約束變化。這給高性能計(jì)算系統(tǒng)的開(kāi)發(fā)、維護(hù)、再開(kāi)發(fā)帶來(lái)了一系列的難題。

　　硬件描述語(yǔ)言對(duì)面向應(yīng)用開(kāi)發(fā)的人員來(lái)說(shuō)是個(gè)門檻。應(yīng)用開(kāi)發(fā)人員運(yùn)用C 語(yǔ)言或matlab 等高級(jí)語(yǔ)言編程，通常對(duì)硬件描述語(yǔ)言比較陌生。相反，F(xiàn)PGA 使用硬件描述語(yǔ)言（HDL），例如Verilog 和VHDL，這與C 語(yǔ)言的差距不單單是語(yǔ)法上的。雖然FPGA 能夠帶來(lái)諸多的好處，但是學(xué)習(xí)編程所需要花費(fèi)的努力，使得利用這項(xiàng)技術(shù)非常困難。

　　硬件并行開(kāi)發(fā)的思路不同。FPGA 開(kāi)發(fā)人員需要跳出原有的編程模式，去理解如時(shí)鐘管理，狀態(tài)機(jī)，流水線以及設(shè)備專門存儲(chǔ)等硬件設(shè)計(jì)。雖然Verilog 語(yǔ)言也提供了許多高層次的語(yǔ)言抽象，但是基于FPGA 的硬件系統(tǒng)的并行程序開(kāi)發(fā)設(shè)計(jì)與基于通用處理器或GPU 等的并行程序設(shè)計(jì)有這本質(zhì)的不同。由于FPGA 通常使用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，例如VHDL 或者Verilog 等，這樣的設(shè)計(jì)不同于常規(guī)的使用C 語(yǔ)言或者M(jìn)atlab 進(jìn)行設(shè)計(jì)，這也導(dǎo)致了較長(zhǎng)的開(kāi)發(fā)設(shè)計(jì)周期。

　　一些研究人員試圖通過(guò)提供程序員類C 語(yǔ)言的開(kāi)發(fā)環(huán)境，在付出的努力和性能表現(xiàn)之間取得平衡。但這些項(xiàng)目都提供了特有的指令與方法，要求現(xiàn)有的程序根據(jù)其開(kāi)發(fā)環(huán)境，進(jìn)行大量改寫。盡管程序員能夠通過(guò)努力得到良好的性能提升，但是重寫代碼工作量大，依然是進(jìn)行FPGA 開(kāi)發(fā)的一個(gè)很大障礙。

　　高級(jí)綜合是指將寄存器傳輸級(jí)（RTL 級(jí)）以上的描述語(yǔ)言，例如C 語(yǔ)言等等，自動(dòng)生成轉(zhuǎn)換成FPGA 的硬件代碼實(shí)現(xiàn)。我們的目標(biāo)是通過(guò)提供開(kāi)發(fā)者熟悉便捷的開(kāi)發(fā)環(huán)境，降低FPGA 的使用難度，從而促進(jìn)FPGA 在高性能計(jì)算領(lǐng)域的應(yīng)用。我們研究的設(shè)想假定開(kāi)發(fā)者按照一條簡(jiǎn)單熟悉的路徑去加速應(yīng)用，而不用放棄他們?cè)械木幊棠Ｐ秃痛a風(fēng)格。只需較少地改動(dòng)C 源程序，就能夠達(dá)到相當(dāng)?shù)募铀俦?。?duì)于有相當(dāng)硬件開(kāi)發(fā)經(jīng)驗(yàn)的專家，高級(jí)綜合同時(shí)提供了類似C 語(yǔ)言的規(guī)范，從而可以得到更高的性能提升。但針對(duì)一些應(yīng)用程序即使經(jīng)過(guò)了調(diào)整，高級(jí)綜合編譯器還是不能與基于硬件描述語(yǔ)言的開(kāi)發(fā)過(guò)程取得同樣的加速比。然而，他們兩者的目標(biāo)是不一樣的。