西門子數(shù)字化工業(yè)軟件近日與半導(dǎo)體晶圓制造大廠聯(lián)華電子 （UMC） 合作，面向聯(lián)華電子的晶圓堆疊 （wafer-on-wafer） 和芯片晶圓堆疊 （chip-on-wafer） 技術(shù)，提供新的多芯片 3D IC （三維集成電路） 規(guī)劃、裝配驗(yàn)證和寄生參數(shù)提取 （PEX） 工作流程。聯(lián)電將同時(shí)向全球客戶提供此項(xiàng)新流程。

通過(guò)在單個(gè)封裝組件中提供硅片或小芯片 （chiplet） 彼此堆疊的技術(shù)，客戶可以在相同甚至更小的芯片面積上實(shí)現(xiàn)多個(gè)組件功能。相比于在 PCB 上鋪設(shè)多個(gè)芯片的傳統(tǒng)配置，該方法不僅更加節(jié)省空間，還能以更低的功耗實(shí)現(xiàn)更出色的系統(tǒng)性能和更多的功能。

聯(lián)華電子組件技術(shù)開發(fā)和設(shè)計(jì)支持副總裁鄭子銘表示：“我們的客戶現(xiàn)在可以使用經(jīng)驗(yàn)證且可靠的晶圓制造設(shè)計(jì)套件與流程，來(lái)驗(yàn)證其堆疊組件的設(shè)計(jì)，同時(shí)校正芯片對(duì)齊與連接性，并提取寄生參數(shù)，以便在信號(hào)完整性仿真中使用。聯(lián)電與西門子 EDA 的共同客戶對(duì)高性能計(jì)算、射頻、人工智能物聯(lián)網(wǎng)等應(yīng)用的需求正日漸增長(zhǎng)，隨之帶來(lái)對(duì) 3D IC 解決方案的大量需求，此次聯(lián)電與西門子的合作將幫助客戶加快其集成產(chǎn)品設(shè)計(jì)的上市時(shí)間?！?/p>

聯(lián)華電子開發(fā)了全新的混合鍵合 （hybrid-bonding） 3D 版圖和電路比較 （LVS） 驗(yàn)證和寄生參數(shù)提取工作流程，使用西門子的 XPEDITION Substrate Integrator 軟件進(jìn)行設(shè)計(jì)規(guī)劃和裝配、西門子的Calibre 3DSTACK 軟件進(jìn)行芯片間的連接性檢查，同時(shí)使用 Calibre nmDRC 軟件、Calibre nmLVS 軟件和 Calibre xACT 軟件來(lái)執(zhí)行 IC 與芯片間擴(kuò)展物理和電路驗(yàn)證任務(wù)。

西門子數(shù)字化工業(yè)軟件電子板系統(tǒng)高級(jí)副總裁 AJ Incorvaia 表示：“西門子非常高興能夠與聯(lián)華電子進(jìn)一步深化合作，為雙方共同客戶提供更優(yōu)解決方案。隨著客戶不斷開發(fā)復(fù)雜度更高的設(shè)計(jì)，我們已經(jīng)準(zhǔn)備好為其提供所需的先進(jìn)工作流程，以實(shí)現(xiàn)這些復(fù)雜設(shè)計(jì)?！?/p>