前言

隨著5G、AI、航天等領(lǐng)域迅猛發(fā)展，高速信號處理需求日益突出，硬件加速勢在必行。異構(gòu)多核架構(gòu)近年來得到業(yè)界廣泛重視，一方面，CPU/GPU算力受限，無法應(yīng)對高速海量數(shù)據(jù)實時計算；另一方面，以ASIC、FPGA為代表的硬件加速器具有并行計算優(yōu)勢，可實現(xiàn)高吞吐率、低時延處理，但操控靈活性尚有不足。因此，基于CPU/GPU+ASIC/FPGA的異構(gòu)計算平臺順勢推出，既能保證操控靈活性，又能保證高速低時延處理，可應(yīng)對5G、AI、數(shù)據(jù)中心、航天等領(lǐng)域重大需求。

FPGA作為高度集成可編程芯片，在工業(yè)、通信、航天等行業(yè)得到廣泛應(yīng)用，F(xiàn)PGA工程師將致力于實現(xiàn)功能需求定制開發(fā)FPGA。如何進行FPGA開發(fā)，需要掌握哪些技術(shù)，是每一個FPGA工程師面臨的首要問題。本系列文章基于高亞軍老師的視頻教程，結(jié)合Xilinx公司的Vivado集成開發(fā)環(huán)境，為大家講解如何利用Vivado進行FPGA開發(fā)。

Xilinx FPGA/ Vivado開發(fā)教程

01

第一講

Vivado設(shè)計流程及使用模式

注意，高老師在B站的視頻教程給出了demo工程演示，本文就不做演示部分的內(nèi)容說明，自己動手新建一個工程，進行實踐。

在第一講中，我們將了解Xilinx的ISE和Vivado設(shè)計套件的不同點，以及如何使用Vivado進行FPGA開發(fā)。

Vivado是ISE的升級版，可應(yīng)用于7系列FPGA、ZYNQ、SOC等開發(fā)，功能更強大。

ISE工具FPGA設(shè)計流程：

Vivado集成發(fā)開環(huán)境FPGA設(shè)計流程：

采用Vivado進行系統(tǒng)級設(shè)計時，IP模塊是一個重要組成部分，不論是軟核、硬核還是固核，或者自己用RTL邏輯開發(fā)的IP模塊，在Vivado中可快速集成。

在開發(fā)過程中，設(shè)計分析（如時序、邏輯），約束文件（如I/O、時鐘），仿真驗證，綜合與實現(xiàn)，在線debug（VIO、ILA）調(diào)試，更高一級技術(shù)要求，如方案與架構(gòu)設(shè)計、資源與性能評估、系統(tǒng)算法，都需要工程師們掌握。

Vivado工具在設(shè)計的每個階段，會生成對應(yīng)的文件和網(wǎng)表，并進行相應(yīng)的檢查。

當新建一個工程后，工程文件夾包含整個工程的數(shù)據(jù)庫，并進行設(shè)計更新。

在利用Vivado進行設(shè)計時，使用模式有Project Mode和Non-Project Mode之分，我們常用的是Project Mode。

建立一個工程后，會將工程數(shù)據(jù)保存在工程文件夾下。

對于Project Mode，其特點為：

源文件管理、設(shè)計過程和數(shù)據(jù)管理、集成IP設(shè)計方案、配置和管理策略、RTL模塊移植、設(shè)計分析和約束管理、支持TCL命令操作等等，一應(yīng)俱全。

對于Non-Project Mode，其特點為：

該模式下，TCL用得多，感覺不是很適合做工程開發(fā)。

文章出處：【微信公眾號：FPGA之家】