前言

前段時(shí)間一直在負(fù)責(zé)某個(gè)項(xiàng)目的debug工作，其中一個(gè)問題的核心原因是接收電路的輸入失調(diào)電壓過大造成，該接收電路是以op為核心器件構(gòu)建的信號(hào)鏈電路，負(fù)責(zé)對(duì)信號(hào)進(jìn)行放大、均衡等。這次debug經(jīng)歷讓我對(duì)失調(diào)有更深入的理解之外，也讓我認(rèn)識(shí)到自己到失調(diào)知識(shí)的理解是碎片化的，因此這篇文章主要目的是梳理一下個(gè)人對(duì)失調(diào)的理解，爭(zhēng)取有系統(tǒng)性的理解。

作為經(jīng)驗(yàn)總結(jié)性文章，爭(zhēng)取用通俗易懂的語言來表達(dá)。對(duì)于總結(jié)過程中提到的內(nèi)容，如果教科書上有詳細(xì)介紹的，這里就不再抄書了，畢竟抄書是一件無趣又費(fèi)時(shí)間的事情。此外，為了避免漫無目的地談?wù)撘粋€(gè)話題的無效情景，應(yīng)該聚焦一個(gè)話題展開，且這個(gè)話題應(yīng)該圍繞某類具體的電路的來探討失調(diào)。這樣的電路不多，我認(rèn)為選擇運(yùn)放是一個(gè)較好的選擇，這是基于以下幾個(gè)原因：

• OP是模擬電路中最常見的電路，工程中出現(xiàn)頻次極高；
• 很多關(guān)注失調(diào)大小的電路如LDO、ADC等電路，都往往與OP有關(guān)；
• OP作為核心電路之一，可獲取的資料最多，便于查閱；
  因此，本文將主要以O(shè)P為例分析其失調(diào)電壓的影響因素，然后從設(shè)計(jì)角度給出優(yōu)化失調(diào)的方法。

幾個(gè)名詞

在開始之前，有必要對(duì)幾個(gè)名詞做一番解釋，如“失調(diào)”、“失配”、“匹配”等詞。

“失調(diào)”和“失配”是兩個(gè)很容易混淆的詞匯，雖然只有一字之差，但表達(dá)的含義卻完全不同。失配mismatch是芯片工藝加工過程中存在的客觀非理想因素，不管工藝如何先進(jìn)，失配都是存在的。比如兩個(gè)緊鄰的輸入對(duì)管，盡管我們?cè)O(shè)計(jì)地一樣，它們的W和L并不會(huì)完全一致、每個(gè)管子的摻雜濃度也有差異、它們的柵的光滑程度也不一樣。這就像“世界上沒有完全相同的兩片樹葉”一樣，任何你期望達(dá)到理想匹配的器件總會(huì)帶有瑕疵，這些瑕疵可以稱為“失配”。從這個(gè)角度而言，實(shí)際制造過程中的偏差以失配呈現(xiàn)在我們眼前。

接下來我們說下“匹配”，因?yàn)榇嬖谑洌晕覀冊(cè)诎鎴D布局時(shí)，會(huì)在物理位置的擺放上思考更多，盡量爭(zhēng)取用更合理的擺放位置來使兩者失配的影響最低。因此就有了諸如書上說的一維匹配、共質(zhì)心匹配等匹配技術(shù)。所以，“匹配”是一種手段，是以物理的方式減弱失配的影響，匹配技術(shù)是模擬電路版圖設(shè)計(jì)藝術(shù)性的一個(gè)重要體現(xiàn)方面。

“失調(diào)則是一個(gè)參數(shù)名詞，比如有“失調(diào)電壓”、“失調(diào)電流”等。那么“失調(diào)”和“失配”之間存在什么關(guān)系呢？答案是：失配是產(chǎn)生失調(diào)的充分非必要條件。簡(jiǎn)單來說，就是有失配一定產(chǎn)生失調(diào)，但有失調(diào)卻不一定存在失配（或者沒有失配也有可能產(chǎn)生失調(diào)）。

前半句是好理解的，這里解釋下后半句，為什么說即使沒有失配也有可能存在失調(diào)呢？就拿簡(jiǎn)單的五管運(yùn)放、電流鏡電路來說，他們首先存在結(jié)構(gòu)性的不匹配，也就是說結(jié)構(gòu)本身就不對(duì)稱，對(duì)于這種電路，即使不存在失配mismatch，他們也是存在失調(diào)電壓的。教科書上對(duì)剛描述的情況都有提及，這里不再搬運(yùn)內(nèi)容了?？傊?，這種失調(diào)又被稱為“系統(tǒng)失調(diào)”，屬于系統(tǒng)誤差，說白了就是結(jié)構(gòu)性不對(duì)稱導(dǎo)致的失調(diào)，解決這類失調(diào)，只要采取對(duì)稱結(jié)構(gòu)，就可以消除結(jié)構(gòu)性失調(diào)，即消除系統(tǒng)失調(diào)。

那對(duì)于全對(duì)稱結(jié)構(gòu)而言，雖然沒有了系統(tǒng)失調(diào)，但失配mismatch仍會(huì)導(dǎo)致“不對(duì)稱”，這就像前面說的“世界上沒有完全相同的兩片樹葉”一樣，你認(rèn)為的一樣和對(duì)稱只是你認(rèn)為的。為什么呢？舉一個(gè)簡(jiǎn)單的例子，假設(shè)沒有失配，同樣偏置下的兩個(gè)尺寸相同的MOS管，其輸出電流肯定是完全相同的，假設(shè)都為a，其輸出電流的差異為0，如果以輸出失配電流來衡量的話，那么此時(shí)的失配電流為0，也可以說沒有失調(diào)電流。但真實(shí)的情況是，一只輸出電流為a,另一只為a+x(x≠0)，這時(shí)候有了差異，差異以x大小呈現(xiàn)，此時(shí)的失調(diào)電流為x。

好了，前言到此結(jié)束，接下里開始核心內(nèi)容。本文將從以下幾個(gè)方面進(jìn)行展開：

• 什么是運(yùn)放的失調(diào)電壓，它是怎么定義的？
• 失調(diào)電壓是怎么產(chǎn)生的？
• 一個(gè)簡(jiǎn)單全差分OP輸入失調(diào)大小計(jì)算的例子
• 復(fù)雜結(jié)構(gòu)的失調(diào)計(jì)算技巧

什么是運(yùn)放的失調(diào)電壓，它是怎么定義的？

對(duì)于一個(gè)理想的全差分運(yùn)放，當(dāng)差分輸入Vin=0時(shí)，其差分輸出Vout=0，然而在實(shí)際運(yùn)放中這是不可能實(shí)現(xiàn)的。舉個(gè)例子，如果我們有一個(gè)真實(shí)的運(yùn)放，當(dāng)Vin=0時(shí)，你會(huì)發(fā)現(xiàn)其Vout≠0，接著當(dāng)你慢慢改變Vin的值，終于在某個(gè)值，比如Vin=10mV時(shí)Vout變?yōu)榱?，那么此時(shí)的Vin值即為運(yùn)放的輸入失調(diào)電壓，一般用Vos表示。也就是說，你手里的這個(gè)實(shí)際運(yùn)放的輸入失調(diào)電壓Vos=10mV。

也就是說，全差分OP的失調(diào)電壓可以這么定義：可以使差分輸出等于0時(shí)對(duì)應(yīng)的差分輸入即為失調(diào)電壓。

那對(duì)于單端運(yùn)放，失調(diào)應(yīng)該怎么定義呢？書上一般是這么說的：可以使差分輸出等于vdd/2時(shí)對(duì)應(yīng)的差分輸入即為失調(diào)電壓。這里的“vdd/2”不應(yīng)該做僵化的理解，其實(shí)可以認(rèn)為是不考慮mismatch時(shí)的輸出DC值，它是一個(gè)基準(zhǔn)值，有失配時(shí)輸出肯定不等于基準(zhǔn)值，而能令輸出回歸到基準(zhǔn)值的輸入即為失調(diào)電壓，所以單端運(yùn)放的定義可以是：可以使輸出等于設(shè)定的基準(zhǔn)值時(shí)對(duì)應(yīng)的輸入即為失調(diào)電壓。

失調(diào)電壓是怎么產(chǎn)生的？

其實(shí)，這個(gè)問題在前言部分也有所提及。對(duì)于全差分OP而言，失調(diào)是因?yàn)槭涠a(chǎn)生的。我們知道，全差分OP是全對(duì)稱的，但在真實(shí)的物理世界，尤其是每只管子都是在帶有隨機(jī)制造誤差的產(chǎn)線上加工出來的，因此“全對(duì)稱”只是理念上的產(chǎn)物，實(shí)際是不存在的。

雖然說失配的存在使全差分只在理想上對(duì)稱，但這樣的結(jié)構(gòu)在抵抗失配影響方面比起單端電路而言仍然具備極大優(yōu)勢(shì)。雖然說客觀世界上的失配無法避免，但為了做出更優(yōu)秀的電路，很多人還是為此在不斷努力。這樣的努力是體現(xiàn)在多方面的，比如工藝工程師不斷優(yōu)化加工精度，減小隨機(jī)誤差的影響；IC設(shè)計(jì)工程師則分析某種電路在參數(shù)性能上是如何受失配影響的，他們通過設(shè)計(jì)更大的W/L、控制管子的驅(qū)動(dòng)電壓或者gm的等方式來盡可能抵抗失配對(duì)性能的影響。

其實(shí)對(duì)作為模擬IC設(shè)計(jì)師的人們而言，如果選擇通用工藝，那么讓工藝廠在減小失配方面做更大努力是比較困難的，因此主要還是在設(shè)計(jì)上發(fā)力。既然這樣，針對(duì)某種常用結(jié)構(gòu)進(jìn)行失配影響的分析就顯得很有必要了，當(dāng)我們知道失配對(duì)性能的限制之后，我們就有方法通過合理的設(shè)計(jì)來減小失配的影響。

接下來我們找一個(gè)全差分OP來進(jìn)行失配影響分析。

一個(gè)簡(jiǎn)單全差分OP輸入失調(diào)大小計(jì)算的例子

在Razavi的書中，對(duì)一個(gè)電阻負(fù)載的的差分OP進(jìn)行了失調(diào)計(jì)算，其結(jié)構(gòu)如下所示：

書上已給出了該結(jié)構(gòu)的Vos,in的計(jì)算過程，十分詳細(xì)，這里不再抄一遍，畢竟抄書是一件無趣的事情。更有價(jià)值的是看到這個(gè)計(jì)算過程背后的一些思想，它可以給我們帶來關(guān)于分析方法上的思考：

• 以 定義作為計(jì)算的切入點(diǎn)，即找到一個(gè)Vos,in值，使輸出Vout=0；
• 器件不匹配的體現(xiàn)方法：左一半，VTH1=VTH，(W/L)1=W/L, R1=RD,ID1=ID；右一半，VTH2=VTH+△VTH，(W/L)2=W/L+△(W/L), R1=RD+△RD, ID1=ID+△ID；濃縮成一個(gè)原則就是：左邊的值=標(biāo)準(zhǔn)值，右邊的值=標(biāo)準(zhǔn)值+△。
• 忽略次要因素，如λ = γ = 0, μnCox的失配；
• 計(jì)算過程中將非線性部分，如根式用泰勒近似得到多項(xiàng)式形式，且忽略兩小量乘積項(xiàng)（如△1*△2被忽略），以便得到能夠?qū)υO(shè)計(jì)有指導(dǎo)意義的表達(dá)式。

對(duì)于上圖所示的運(yùn)放，將Vos,in的結(jié)果整理如下：

觀察上面式（2），負(fù)載電阻的失配和晶體管尺寸失配隨驅(qū)電壓Vov的增大而增大；而VTH的失配則直接折合到輸入。

對(duì)最終公式的的思考：

（1）為了減小Vosin，需要減小Vov，如果電流一定的情況下，則需要增加W/L，假設(shè)L保持不變，則需要增加W尺寸，這樣一來Vov減小的同時(shí)W/L的失配其實(shí)也減小了。我們還知道，閾值VTH失配和W*L成反比，因此閾值失配也會(huì)減小。而且，Vov↓同時(shí)gm↑，也是實(shí)現(xiàn)更低噪聲、更大的增益、更寬的輸出擺幅和共模輸入范圍、更高的CMRR和PSRR所希望的。當(dāng)然這里也有折中，實(shí)際上Vov要與放大器頻率特性相互折衷，例如MOS管自身的本征頻率fT是與Vov成正比的。

（2）RD的失配也是可以考慮減小的。RD一般是工藝電阻，保持阻值不變（即L/W不變）的同時(shí)可以考慮同比增大L和W，這樣有益于降低電阻失配。

復(fù)雜結(jié)構(gòu)的失調(diào)計(jì)算技巧

上面的公式（1）是一個(gè)很重要的結(jié)果，這個(gè)結(jié)果雖然是從R負(fù)載的全差分OP得到的，但對(duì)于更復(fù)雜的全差分OP的輸入失調(diào)計(jì)算中仍然會(huì)反復(fù)利用到該公式，這一點(diǎn)倒并不意外。有些時(shí)候我們可以將簡(jiǎn)單結(jié)構(gòu)看成是復(fù)雜結(jié)構(gòu)的簡(jiǎn)化版，或者說復(fù)雜結(jié)構(gòu)其實(shí)也是從某簡(jiǎn)單結(jié)構(gòu)演變而成，本質(zhì)的拓?fù)涫窍嗤?。從已有結(jié)論擴(kuò)展到復(fù)雜結(jié)構(gòu)的計(jì)算，無疑可以省卻大量的計(jì)算過程。

Razavi書上的另一個(gè)例子就是電流源負(fù)載形式的全差分OP，其結(jié)構(gòu)如下：

計(jì)算得到的Vos,in如下

根據(jù)公式揭示的信息，在設(shè)計(jì)上可以按照下面的思路進(jìn)行失調(diào)優(yōu)化：

• N管Vov取小，W和L可考慮同比擴(kuò)大。好處：W/L本身失配減小，且受更小的過驅(qū)電壓衰減、閾值失配也減小、gmn增大，更有益于衰減負(fù)載管失調(diào)；
• P管的Vov取小，大括號(hào)里W/L失配影響減小，但gmp反而會(huì)增加。所以我認(rèn)為設(shè)計(jì)時(shí)首先可以根據(jù)gmn大小選擇gmp的大小，確定gmp/gmn的衰減比。偏置電流一定時(shí)，倒推確定P管的Vov，然后盡量選取大的W和L，以直接減小W/L失配和閾值失配。

下面是這個(gè)例子的計(jì)算背后的一些經(jīng)驗(yàn)性思考：

首先，Vos,in包含了所有負(fù)載管和對(duì)管的失調(diào)。書上在計(jì)算時(shí)，使用到了疊加法的原則，這個(gè)原則的應(yīng)用是十分廣泛的。在這個(gè)例子里，在計(jì)算輸入對(duì)管的失調(diào)時(shí)，先假定負(fù)載管是理想的；等到計(jì)算負(fù)載管引入的失調(diào)時(shí)，則假定對(duì)管是理想的，最后只需要將計(jì)算得到的兩個(gè)結(jié)果相加即可得到最終結(jié)果。能夠應(yīng)用疊加法的前提是認(rèn)為負(fù)載管的失配和對(duì)管的失配是兩個(gè)完全獨(dú)立的因素，它們之間沒有相互影響。在其他場(chǎng)合要使用疊加法時(shí)也需要思考一下這個(gè)前提是否存在。

其次，式（3）中Vosn、Vosp是其實(shí)直接利用了公式（1）,只是因?yàn)閼?yīng)用疊加法的兩次計(jì)算中△ID=0，因此這里收過驅(qū)電壓影響的因素只有W/L失配。為什么這個(gè)例子中計(jì)算時(shí)認(rèn)為△ID=0？（顯然和前一個(gè)例子不同），這是因?yàn)橛?jì)算對(duì)管失配時(shí)，負(fù)載管是理想的，所以I3=I4，左右兩側(cè)電流不存在失配。同樣在計(jì)算負(fù)載管失調(diào)時(shí)，輸入對(duì)管理想，所以I1=I2，左右兩側(cè)電流也不存在失配。

最后，是“折算”的方法。雖然我們能夠計(jì)算出負(fù)載管失調(diào)Vos,p，但需要將其折算到輸入級(jí)去。之所以進(jìn)行這樣的折算是因?yàn)槲覀冴P(guān)注的是輸入?yún)⒖际д{(diào)。對(duì)于為什么要折算，我有點(diǎn)個(gè)人的理解。在實(shí)際層面，顯然每個(gè)管子的失配最終引起的是輸出結(jié)果Vout≠0（當(dāng)Vin=0時(shí)），這時(shí)的值為Vos,out。為了在數(shù)學(xué)形式上的簡(jiǎn)介和理想模型的有效性，富有智慧的人們引入了“折算”概念，即將Vos,out除以gain得到Vos,in，稱其為輸入?yún)⒖际д{(diào)電壓。這完全是數(shù)學(xué)的處理。我想人們總要考慮到某些優(yōu)點(diǎn)才會(huì)別出心裁這么處理的，因?yàn)檫@么處理之后，就可以將一個(gè)實(shí)際OP等效成（或建模成）一個(gè)輸入存在Vos,in的理想OP。這么等效之后，在所有其他的計(jì)算中，可以將Vos,in與Vin相加得到新輸入Vin,new，而OP仍可以視作理想的。

具體折算時(shí)，和噪聲的處理技巧一樣，Vos,p乘以gmp換算為電流，然后再除以gmn等效成輸入電壓，即Vos,p*gmp/gmn。

這篇文章就先到這里。其實(shí)在寫這篇文章的過程中，感覺還有很多內(nèi)容可以寫，比如為什么bjt工藝的失調(diào)會(huì)比cmos工藝的失調(diào)好？更復(fù)雜的運(yùn)放結(jié)構(gòu)在計(jì)算失調(diào)時(shí)應(yīng)該怎么考慮？一個(gè)工藝的失調(diào)可以通過什么方式來評(píng)估？等等。這些問題爭(zhēng)取在后續(xù)的文章中給出回答。